Передача данных с использованием последовательности циклов

Диаграмма передачи данных с использованием последовательности циклов представлена на рис.7.11.

		Последовательность циклов передачи кэш-строчки®
		1-й цикл®	2-й цикл®	3-й цикл®	4-й цикл®
ТАКТЫ
CLK
ADS#
ADRESS
KEN#
W/R#
RDY#
BRDY#
BLAST#
DATA
Рис. 7.11. Последовательность циклов передачи кэш-строчки без тактов ожидания

Любая передача начинается с такта передачи адреса, задания типа циклов и выставления сигнала использования адресаADS#. Если у процессора имеется запрос на чтение более четырех байт, то он в следующем такте Т2оставляет сигнал BLAST#пассивным.

Пассивный сигнал BLAST#для устройства (памяти) в первом такте Т2означает намерение процессора начать передачу данных длиной более 4-х байт. Если эта передача является заполнением строчки кэш-памяти, то процессор в такте Т1 проверяет сигнал разрешения кэширования KEN#. Сигнал KEN# повторяется в последнем такте передачи строчки кэш-памяти.

От конструкции устройства зависит выбор сигналов готовности: READY# или BREADY#.

Если устройство отвечает сигналом BREADY#, то передача данных производится в пакетном цикле, если – сигналом READY#, то формируется последовательность циклов.

Сигнал KEN# влияет на выбор типа передачи только косвенно. Он разрешает только кэширование данных. Но при отсутствии сигнала KEN#, запрос на заполнение строчки кэш-памяти меняется на запрос чтения только операнда, заданного командой, и передача может быть выполнена в простом цикле.

Но если процессор производит чтение 64-разрядного операнда (при кэш-промахе) или ввод данных из портов (устройства ввода/вывода), то возможна и передача данных в пакетном цикле.

В общем случае, при заполнении строчки кэш-памяти возможно чередование пакетных циклов с последовательностями циклов, если устройство будет чередовать ответные сигналы BREADY# и READY#.

Общее число байт данных, передаваемых в последовательности циклов по одному внутреннему запросу процессора, и их адреса не должны выходить за пределы одной строки кэш-памяти.