Передачи данных с использованием простых циклов

При любых передачах первым тактом в цикле является такт выставления процессором на линиях интерфейса адреса и сигналов идентификации цикла. В первом же такте, если производится обращение к памяти (после кэш-промаха по чтению), процессор проверяет активность сигнала разрешения кэширования KEN#. При запрещенном кэшировании запрос на данные ограничивается удвоенным словом (4 байта). Такая передача реализуется простым (не пакетным) циклом.

Диаграмма простых циклов без ожидания и с ожиданиями представлена на рис. 7.10. В диаграмме рассматривается случай использования 32-разрядных устройств.

Во втором такте простого цикла в цикле записи процессор выставляет данные на шине данных, а в цикле чтения – ожидает приема данных от устройства. Цикл оканчивается по сигналу READY#. Этот же сигнал для процессора служит стробом готовности данных. Для сообщения устройству, что данный цикл является простым (не пакетным), процессор выставляет в такте Т2 сигнал BLAST#.

Схема передачи: такт передачи адреса, такт передачи данных.

При использовании менее быстродействующих устройств возможны циклы с дополнительными тактами Т2. Серии дополнительных тактов оканчиваются сигналами READY# от устройства.

Схема передачи: такт передачи адреса, такты ожидания, такт передачи данных.

		1 передача ®	2 передача ®		передача с ожидан.®
ТАКТЫ
CLK
ADS#
ADRESS
W/R#
RDY#
BRDY#
BLAST#
DATA
Рис. 7.10. Непакетные циклы передачи данных