Главная Случайная страница Контакты | Мы поможем в написании вашей работы! | ||
|
Рисунок 1.11 – Условное обозначение микросхемы 1533ЛА3
Таблица 1.8 – Обозначение цифровых ИС для подгруппы логических элементов
Подгруппа и вид ИС | Обозначение |
Логические элементы: | |
И-НЕ | ЛА |
И-НЕ/ИЛИ-НЕ | ЛБ |
расширители | ЛД |
ИЛИ-НЕ | ЛЕ |
И | ЛИ |
И-ИЛИ-НЕ/И-ИЛИ | ЛК |
ИЛИ | ЛЛ |
ИЛИ-НЕ/ИЛИ | ЛМ |
НЕ | ЛН |
прочие | ЛП |
И-ИЛИ-НЕ | ЛР |
И-ИЛИ | ЛС |
Примечание – Символ «E»(от англ. Extension) означает расширительный выход (вход).
Рисунок 1.12 – Условное графическое обозначение расширителя (а), логического элемента 2И-2ИЛИ-НЕ/2И-2ИЛИ с возможностью расширения по ИЛИ (б) и логического элемента 3ИЛИ-НЕ/3ИЛИ (в)
Рисунок 1.13 – Зоны отображения сигналов на выходах и входах логических элементов
Рисунок 1.14 – Направление выходных и входных токов при высоком уровне выходного напряжения (а) и низком уровне – (б)
Рисунок 1.15 – Временные диаграммы входного и выходного напряжений при переключении инвертирующего логического элемента
Рисунок 1.16 – Принципиальная электрическая схема базового элемента схемотехники ТТЛ
а) б)
Рисунок 1.17 – Схема подключения диода Шотки к биполярному транзистору (а) и УГО транзистора Шотки (б)
Рисунок 1.18 – Схема инвертора на КМОП-транзисторах
Рисунок 1.19 – Смеха логического элемента И-НЕ на МОП-транзисторах
Рисунок 1.20 – Схема логического элемента ИЛИ-НЕ на МОП-транзисторах
Рисунок 1.21 – Схемы логических выходов цифровых элементов схемотехники ТТЛШ (а) и КМОП (б)
Рисунок 1.22 – Временная диаграмма тока, потребляемого цифровым элементом при переключении из одного логического состояния в другое
Рисунок 1.23 – Инвертор схемотехники КМОП с тремя состояниями выхода. Принципиальная схема (а) и условное графическое обозначение (б)
Рисунок 1.24 – Схемы выходов цифровых элементов с открытым коллектором (стоком) схемотехники ТТЛШ (а) и схемотехники КМОП (б)
Рисунок 1.25 – Схема реализации монтажной логики (а) и индикации уровня логической единицы (б) и уровня логического нуля (в) с помощью логических элементов с открытым коллектором (стоком)
Рисунок 1.26 – Схема наращивания числа входов для логических элементов И (а) и ИЛИ (б)
Рисунок 1.27 – Схема наращивания числа входов для логических элементов И-НЕ (а) и ИЛИ-НЕ (б)
Рисунок 1.28 – Схема снижения нагрузки на выходах логических элементов с помощью буферных элементов (а) и путем разделения нагрузки (б)
Примечание – «» – выходное сопротивление источника сигнала
Рисунок 1.29 – Схема входной цепи элемента схемотехники КМОП с подтягивающим (а) и заземляющим (б) резисторами
Дата публикования: 2015-09-17; Прочитано: 235 | Нарушение авторского права страницы | Мы поможем в написании вашей работы!