Структура СБИС ПЛ с комбинированными архитектурами

В микросхему входят логические блоки LABs, содержащие логические элементы Les и локальную программируемую матрицу соединений (ЛПМС) для внутриблочной коммутации логических элементов. Межблочная коммутация реализуется строками и столбцами глобальной программируемой матрицы соединений (ГПМС). При большом числе логических элементов применение единой одноуровневой системы коммутации было бы затруднительным, что и объясняет двухуровневый характер принятой в микросхеме коммутации. К концам строк и столбцов ГПМС подключаются блоки ввода/вывода.

Блоки ВБП могут быть ориентированы на реализацию буферов FIFO, иногда на построение двухпортовой памяти, ассоциативной памяти и др. Отдельные ВБП могут объединяться для создания более ёмкой памяти и применяться не только для хранения данных, но и как табличные преобразователи для воспроизведения сложных функций с числом аргументов 8 – 10.

Комбинирование признаков CPLD и FPGA в структуре микросхем ACEX 1K выражается в следующем:

Логические блоки расположены по строкам и столбцам и содержат логические элементы LUT-типа (табличные функциональные преобразователи), что характерно для FPGA;

Коммутация логических элементов в пределах логического блока осуществляется с помощью программируемой матрицы не сегментированных соединений, что характерно для CPLD, а коммутация самих логических блоков LAB производится с помощью ГПМС, относящийся к числу специальных трассировочных средств, называемых FTI, которые хотя и имеют горизонтальные и вертикальные каналы, но не используют в них сегментированных линий.