Структура CPLD

CPLD состоят из программируемой матрицы соединений ПМС, множества функциональных блоков ФБ, подобных ПМЛ (PAL), и блоков ввода/вывода БВВ.

В целом, CPLD представляет собою объединение нескольких PAL (ПМЛ) в единое устройство средствами программируемой коммутационной матрицы. Кроме основных блоков CPLD на схеме показаны контроллеры интерфейса JTAG и ISP, используемые для конфигурирования и тестирования создаваемых структур.

Число ФБ, сходящих в состав CPLD, изменяется в широких приделах в зависимости от сложности данной микросхемы. Каждый ФБ получает по m сигналов от ПМС, выходы ФБ, число которых n, подключены как к программируемой матрице соединений ПМС, так и к блокам ввода/вывода БВВ. БВВ связаны с внешними двунаправленными выводами. Три вывода специализированы и предназначены для глобальных, т.е. общих для всей схемы, сигналов тактирования GCK (Global Clock), сброса/установки GSR (Global Set/Reset), управления третьим состоянием GTS (Global Tri State). Возможно и иное использование специализированых выводов, если они не применяются по назначению. Число контактов ввода/вывода может быть меньше числа выводов всех ФБ. В этом случае часть макроячеек может быть использована только для выработки внутренних сигналов устройства, потребность в которых типична для многих видов устройств.

CPLD – более простые устройства в сравнении с FPGA и другими ПЛИС высшего уровня сложности. На них удобно строить относительно несложные устройства высокого быстродействия, в которых не требуется реализации сложных вычислительных алгоритмов. Примерами таких устройств могут служить интерфейсные схемы или управляющие автоматы.