Логические элементы и синтез комбинационных логических схем

Комбинационная логическая цепь (КЛЦ) это - цепь, логическое состояние выходов которых зависит только от комбинации логических сигналов но входах в данный момент времени. КЛЦ реализуются обычно либо на элементах И-НЕ, либо ИЛИ-НЕ. Процесс синтеза КЛЦ выполняется в 3 этапа: 1. Составляют таблицу функционирования КЛЦ (таблицу истинности). Если функция задана в аналитической форме, то таблица истинности составляется так: аргументам задаются значения "0" и "1" и из выражения находят значение функции. При этом возможных сочетаний аргументов будет 2ⁿ, где n - число аргументов, т.е. входных сигналов. 2. Заполняют диаграмму Вейча (карту Карно) и производят минимизацию. Записывают из диаграммы минимизированное выражение функции. 3. На заданном элементом базисе (И-НЕ или ИЛИ-НЕ) выполняем схему, соответствующую минимизированному выражению. Для этого выражение с помощью правил де-Моргана предварительно преобразуется в форму, удобную для реализации либо на ячейках И-НЕ (выражение должно содержать только логическое умножение), либо на ячейках ИЛИ-НЕ (выражение должно содержать только логическое сложение). После такого преобразования схема составляется непосредственно на основе логического выражения функции. Часто используются КЛЦ, выполненные в виде интегральных схем в различных сериях схемотехнических базисов: транзисторно-транзисторной логики (ТТЛ), логики на комплементарных МОП-транзисторах (КМДП) (старое КМОП), эмиттерно-связанной логики (ЭСЛ) и буферизированной полевой логики (БПЛ). Функция, выполняемая ИС, даётся либо в виде условного обозначения и логического выражения, либо в виде словесной характеристики. Словесная характеристика использована в тех случаях, когда условные обозначения и логические выражения были бы слишком громоздкими. Интегральные схемы ТТЛ имеют базовый элемент на основе биполярных транзисторов и характерны следующими уровнями логических сигналов: напряжение низкого уровня u_L = [0; 0,3] В; напряжение высокого уровня u_h = [2,4; 5] В. Напряжение питания этих ИС равно 5 В. Из наиболее часто встречающихся в практике ИС этого типа можно отметить следующие серии: К133, 155, 533, 555, 530, 531, 1533, 1531. В основной массе задач целесообразно применять серию 1533. ИС КМДП имеют базовый элемент в виде логического ключа на комплементарных (разных по природе, но идентичных по электрическим характеристикам) полевых транзисторах и характерны практическими уровнями логических сигналов: напряжение низкого уровня u_L = 0; напряжение высокого уровня u_h равно напряжению питания. В зависимости от серии, напряжение питания этих ИС лежит в диапазоне от 1,5 В до 15 В. Из наиболее часто встречающихся в практике ИС этого типа можно указать следующие серии: К564, 561, 1564, 1561, 1554, 1594. Основная особенность этих ИС - очень малая потребляемая мощность от источника питания (микроватты). Поэтому их целесообразно использовать в автономных устройствах. В ЭСЛ ИС в базовом элементе применён токовый ключ - дифференциальный каскад на БПТ в ключевом режиме. Напряжение питания серии 1500 равно минус 4,5 В, а остальные серии питаются напряжением минус 5,2 В. Напряжение низкого уровня u_L лежит в интервале [-1,8; -1,6] B; напряжение высокого уровня u_h равно в среднем значению минус 0,8 В. Особенность ЭСЛ ИС - это наличие парафазного (прямого и инверсного) выхода, причём с открытым эмиттером. Поэтому используемый выход должен быть подключён к шине питания через резистор сопротивлением 300-500 Ом. Можно привести серии ЭСЛ ИС: К100, 500, 1500. Основная особенность этих ИС - высокое быстродействие и большая потребляемая мощность. Например, ряд функциональных элементов серии 1500 работают на частотах до 500 МГц. В БПЛ ИС в базовом элементе также применён токовый ключ - дифференциальный каскад на ПТ с барьером Шотки в ключевом режиме. Элементы с барьером Шотки имеют очень высокое быстродействие - время перехода из одного состояния в другое лежит в пикосекундном диапазоне. В качестве материала применяют арсенид галлия (GaAs). Питание этих ИС производится от двух источников: 4,5 В и минус 2,5 В. Напряжение низкого уровня u_L лежит в интервале [-0,2; 0,1] B; напряжение высокого уровня u_h в диапазоне [0,9; 1,5] В. БПЛ ИС также имеют парафазный выход, но с открытым истоком. Используемый выход должен быть подключён к общему проводу ("земле") через резистор сопротивлением 25-150 Ом. Основная серии этих ИС - серия К6500. ИС БПЛ имеют сверхвысокое быстродействие и большую потребляемую мощность. Они способны работать до частот 1000-1200 МГц.

Основные логические операции и коды. Устройства автоматики с цифровыми узлами используют импульсные сигналы с двумя фиксированными уровнями напряжения: уровень “низкого” напряжения “Low”, и уровень “высокого” напряжения “High”. Математическим аппаратом для анализа и синтеза таких устройств служит “алгебра логики”. “0” и “1”- это состояния переменных, функций, - но не числа. Алгебра логики – это алгебра состояний, но не чисел; ее основные действия отличны от алгебры чисел. Так как в алгебре логики переменные могут быть только “0” или “1”, то каждой переменной ставится в соответствие обратная (инверсная): если x = 0, то `х = 1; если х = 1, то `х = 0. Переменная `х читается НЕ х. В алгебре логики действуют правила (аксиомы). 1) Логическое сложение (дизъюнкция): х + (или) 0 = х; х + 1 = 1; х + х = х; х +`х = 1; 2) логическое умножение (конъюнкция): х × (и) 0 = 0; х × 1 = х; х × х = х; х ×`х = 0; 3) инверсия: ; . Законы алгебры логики. 1) Переместительный (коммутативный): х + y = y + x; x × y = y × x; 2) Сочетательный (ассоциативности): x + y + z = (x + y) + z = x + (y + z); x × y × z = (x × y) × z = x × (y × z); 3) Распределительный (дистрибутивности): x × (y + z) = x × y + x × z; Тождества: 1) x × y + x ×`y = x; 2) x + x × y = x; 3) x × (x + y) = x; 4) x × (`x + y) = xy; 5) (x + y) × (x + z) = x + y × z; 6) x×`y + y = x + y. Законы инверсии для логического сложения и умножения (теоремы де Моргана): 1) ; 2) . Логические функции: они записываются различными сочетаниями операций сложения и умножения переменных. Для практики, с позиции удобства синтеза схем, используют записи: а) в виде суммы произведений – дизъюнктивная нормальная форма (ДНФ): x +`yz + x`yz +`xyz; б) в виде произведения сумм – конъюнктивная нормальная форма (КНФ): x×(x + y) ×(y + z)×(`x + y + z). Инверсия любой функции, записанной в ДНФ, дает замену записи на КНФ: F= x +`yz + x`yz; `F=`x(y +`z)(`x + y +`z).Логические функции наиболее наглядно представляются таблицей истинности, в которой для каждой комбинации значений переменных указывается значение функции. Основные системы счисления. Число может иметь различные формы выражения. Привычная нам система построения чисел – это числа в десятичном коде: число состоит из десятичных разрядов. В каждом разряде может быть 10 различных состояний, которым соответствуют цифры от 0 до 9. Эта система является позиционной: “вес” цифры зависит от ее позиции. В двоичной системе число тоже состоит из разрядов, но в каждом разряде есть два возможных состояния: 0 и 1. Общее выражение числа в двоичной системе: , где - состояния в i-м разряде; i-номер разряда. В такой же форме можно записать число в десятичной системе: , где а_i = 0, 1, 2 … 9 состояние в i-м разряде. Для любых систем счисления: , где а_i - состояние в i-м разряде, h - основание системы счисления; i - 1 - номер разряда; h^i-1 - весовой коэффициент разряда; 0 £ а _i£ (h -1). Двоично-десятичная система - в ней кодируется не всё число N, а каждый отдельно взятый десятичный разряд: , где j - номер десятичного разряда.

Здесь сохраняется преимущество двоичной системы – возможность реализации на элементах с двумя состояниями и преобразование в десятичный код более простыми дешифраторами. Максимальное число, которое может быть получено при данном количестве разрядов: N_max = 2ⁿ - 1 (в двоичной системе). Минимизация функции. Минимизация (упрощение формы записи) функции является важной операцией при синтезе логической схемы, так как благодаря предварительно проведенной минимизации схема реализуется с наименьшим числом элементов. Выявить и устранить избыточность в записи функции можно использованием аксиом, законов, тождеств и теорем алгебры логики. Однако такие преобразования требуют громоздких выкладок и связаны с большой затратой времени. Современная алгебра логики располагает рядом приемов, разработанных на основе ее правил, позволяющих производить минимизацию функции более просто и быстро. Для минимизации функции с числом переменных до пяти-шести наиболее удобным является метод карт Карно. Карта Карно представляет собой графическое изображение значений всех возможных комбинаций переменных. Её можно рассматривать как графическое представление всех комбинаций переменных (минтерм), при которых функция истинна - равна true. Каждый минтерм изображается на карте в виде клетки. Карта образуется путем такого расположения клеток, при котором минтермы соседних клеток отличаются только значением одной переменной. В связи с указанным, соседними считаются также крайние клетки каждого столбца или строки. Символ «1» характеризует прямое значение переменной, а «0» - ее инверсное значение. Минтермы минимизируемой функции отмечают единицами в соответствующих клетках карты. Минтермы, не входящие в функцию, отмечают в клетках нулями или оставляют клетки пустыми. На основании распределительного закона, а также аксиом, два минтерма, находящиеся в соседних клетках, могут быть заменены одним логическим произведением, содержащим на одну переменную меньше. Если соседними являются две пары минтермов, то такая группа из четырех минтермов может быть заменена произведением, содержащим уже на две переменные меньше, и т.д. В общем случае наличие единиц в 2ⁿ соседних клетках позволяет исключить п переменных. В этом и заключается метод минимизации с применением карт Карно. Минимизация функции в ДНФ или КНФ равноправна. Представление результата минимизации в ДНФ или КНФ зависит от вида функции и состава используемых логических элементов. Реализация функции в ДНФ требует преимущественного использования логических элементов И (И-НЕ), а в КНФ - логических элементов ИЛИ (ИЛИ-НЕ). При использовании логических элементов И (И- НЕ) логическую функцию целесообразно представить в виде произведения переменных, а логических элементов ИЛИ (ИЛИ-НЕ) - в виде суммы переменных.

Задачу решают, воспользовавшись правилом двойной инверсии и теоремой де Моргана. Для рассматриваемой функции соответственно имеем: . Нахождение логических функций и последующую их минимизацию широко применяют при проектировании логических схем комбинационного типа.

В цифровой схемотехнике получили распространение логические элементы потенциального типа. Базисный набор функциональных элементов: ИЛИ - логическое сложение. И - логическое умножение. НЕ - инвертор. ИЛИ – НЕ Данный элемент применяется в качестве «логического ключа» («логический ключ» открыт, если на входе нет ни одной единицы). И – НЕ Данный элемент применяется в качестве «логического ключа» («логический ключ» открыт, если на входе нет двух единиц).

26 Цифровые автоматы и синтез последовательностных схем.

Последовательностное устройство (ПУ) в своем составе помимо КЛЦ содержит элементы памяти. Общая функциональная схема ПУ (рисунок 1) содержит КЛЦ1, вырабатывающую входные сигналы для элементов памяти ЭП, и КЛЦ2 - вырабатывающую выходные сигналы.

Значения выходных логических сигналов ПУ зависят не только от сигналов, имеющихся в данный момент времени на входах устройства (x), но и от входных сигналов, поступавших на входы в предыдущие момента времени (Q). Иначе говоря, выходное состояние такого устройства определяется последовательностью поступления входных сигналов. Обеспечение зависимости выходных сигналов от предистории поступления входных позволяет существенно расширять функциональные возможности ПУ по сравнению с комбинационными логическими цепями. Простейшими ПУ являются триггеры, а к более сложным относятся счётчики, делители частоты, распределители импульсов, генераторы чисел и т.п. Многие из подобных устройств выпускаются промышленностью в виде отдельных интегральных схем. В импульсной и цифровой технике широко используются функциональные узлы, способные сохранять двоичную информацию (состояния «0», «1») после окончания действия входных импульсов. Такие функциональные узлы называют триггерами. В интегральной схемотехнике триггеры выполняют либо на основе логических интегральных элементов, либо как завершенный функциональный элемент в виде микросхемы. Интегральные триггеры характеризуются большим разнообразием. Их отличают функциональный признак, определяющий поведение триггера при воздействии сигнала управления, а также используемый способ управления. По функциональному признаку различают триггеры типов RS, D, T, JK и др. По способу управления триггеры подразделяют на асинхронные и тактируемые (синхронные). В асинхронных триггерах переключение из одного состояния в другое осуществляется непосредственно с поступлением сигнала на информационный вход. В тактируемых триггерах помимо информационных входов имеется вход тактовых импульсов. Их переключение производится только при наличии разрешающего, тактирующего импульса. Асинхронные триггеры требуют для своего построения два двухвходовых логических элемента типа И-НЕ или ИЛИ-НЕ. На рисунке 2 приведена структурная схема асинхронного триггера на логических элементах 2И-НЕ.

Состоянию логической «1» соответствует Q = 1, = 0. Состоянию логического «0» соответствует Q = 0, = 1. По управляющему входу производится установка триггера в состояние логической «1», а по управляющему входу - установка (перевод) триггера в исходное состояние логического «0». Структурные уравнения триггера имеют вид: ; . Принцип действия триггера определяется поведением в нем элементов И-НЕ. Он иллюстрируется таблицей переходов триггера, где указаны значения входных сигналов в некоторый момент времени tⁿ и состояние триггера (по значению его прямого выхода) в следующий момент времени tⁿ⁺¹ после прихода очередных импульсов. Рассмотренной схеме триггера соответствуют временные диаграммы, приведенные на рисунке 2. Они построены с учетом таблицы переходов.

На рисунке 3 показана структурная схема асинхронного RS-триггера на логических элементах 2ИЛИ-НЕ. В отличие от предыдущей схемы триггер управляется не инверсными, а прямыми значениями входных сигналов. Работу схемы иллюстрирует таблица переходов, приведенная на рисунке 3.

Структурные уравнения триггера имеют вид: ; .

На рисунке 4 приведена структурная схема тактируемого RS-триггера на элементах 2И-НЕ.

Переключения в тактируемом триггере возможны лишь при наличии тактирующего импульса, подаваемого на вход Т. Эта особенность схемы связана с применением на входах двух управляющих элементов 2И-НЕ. Тактируемые RS-триггеры нашли широкое применение в цифровых устройствах для хранения двоичной информации в течение времени, большего ее существования в исходном источнике, например для хранения промежуточной информации, передаваемой от счетчиков импульсов и регистров.

D-триггеры имеют один информационный вход. Состоянию логической «1» на прямом выходе соответствует единица на информационном входе триггера, а состоянию логического «0» - нулевой уровень входного сигнала. Характеристические уравнения D-триггера имеют вид: . На практике наибольшее применение получили тактируемые (однотактные и двухтактные) D-триггеры. Их обозначение обусловлено свойством сохранять состояние на выходе после снятия сигнала с информационного входа до прихода очередного тактового импульса (dе1ау - задержка). D-триггеры широко используют при построения регистров. На рисунке 5 приведена схема однотактного D-триггера, выполненная на основе асинхронного RS-триггера.

Принцип действия двухтактных D-триггеров подобен однотактным. Отличие заключается в том, что запись информации в них производится с участием одной последовательности тактовых импульсов, а обнуление (переустановка) с участием другой последовательности тактовых импульсов. Вторая последовательности тактовых импульсов имеет фазовый сдвиг в 180° и инверсна первой (пример на рисунке 6). Двухтактные D-триггеры просто реализуются на комбинированных логических элементах. На рисунке 6 приведена схема однофазного (имеющего один выход) двухтактного D-триггера на элементе 2И-ИЛИ.

Характерным свойством Т-триггера является его переключение в противоположное состояние с приходом каждого очередного входного импульса. Ввиду широкого применения в счетчиках импульсов, его часто называют триггером со счетным запуском. Триггеры Т-типа выполняются на базе двух асинхронных RS-триггеров (Мaster-Slave-схема), один из которых называют основным, а другой - вспомогательным (ведущий-ведомый) - триггеры левый и правый на рисунке 36.7. Состояния его выходов описываются системой уравнений: . По M/S-схеме реализуются несколько вариантов Т-триггера. Особенностью рассматриваемой структурной схемы является наличие в ней дополнительного инвертора (элемент D₃), управляющего вспомогательным триггером. В связи с этим ее называют часто схемой с инвертором.

Последовательность переключения асинхронных RS-триггеров, входящих в Т-триггер, такая. На этапе фронта входного импульса переключается основной триггер, а по окончании длительности t_И входного импульса (на этапе среза) - вспомогательный триггер. Указанная особенность отражается в другом названии схемы - триггер с внутренней задержкой (Т_t). Режим счетного запуска Т-триггера определяет указанные ниже особенности, учитываемые при его построении. В схеме должны быть созданы условия для сохранения нового состояния после переключения триггера входным импульсом. При этом должна обеспечиваться необходимая направленность переключения: если триггер находится в состоянии "1", то входной импульс переводит его в состояние "0", и наоборот. Избирательность переключения Т-триггера достигается наличием связей элементов D₈, D₉ с выходами вспомогательного триггера. Если до прихода очередного входного импульса Т в триггере записана "1", то по цепям обратных связей на входе элемента D₉, будет логическая "1", а на выходе элемента D₈ - логический "0". При поступлении входного импульса Т элемент D₉ переходит в состояние "0", вызывая переключение в нулевое состояние основного триггера, а после окончания входного импульса в состояние "0" переключается и вспомогательный триггер. JK-триггер. JK-триггер получают на основе Т-триггера путем использования в его входных цепях трехвходовых элементов И-НЕ, позволяющих иметь два дополнительных входа J и К (рисунок 7). Наличие двух дополнительных входов расширяет функциональные возможности триггера, в связи с чем JK-триггер называют универсальным. При соответствующем подключении входов JК-триггер, в частности, может выполнять функции RS, D и T-триггеров (рисунок 8).

JК-триггер, так же как и все типы триггеров, получаемые на его основе, является триггером с внутренней задержкой: в момент действия импульса Т информация записывается в основной триггер, а после его окончания состояние основного триггера передается во вспомогательный. Наличие в работе схемы внутренней временной задержки, определяемой длительностью тактовых импульсов, часто отражается символом "t" в обозначении JK-триггера и триггеров, выполненных на его основе: JK_t, RS_t, D_t, Т_t. RS_t, и D_t-триггеры являются тактируемыми (рисунок 8): RS_t-триггер получают подачей на вход J сигнала S, а на вход К - сигнала R. D_t-триггер создается введением инвертора в цепь входа К. Триггер со счетным запуском (Т_t-триггер) реализуется подключением входов J и К к входу Т.