Гонки по тракту (состязания)

Рассмотрим более подробно прохождение импульса по параллельным цепочкам. В схемах ЭС встречаются участки, где сигнал разветвляется и распространяется по двум независимым цепочкам. Затем получившиеся два сигнала встречаются на входах одного элемента, как показано на рис. 11.

Рис. 11. Вариант схемы и временные диаграммы, иллюстрирующие гонки

а – временные диаграммы, построенные без учета задержек; б - временные диаграммы, построенные для случая соотношения задержек, когда tчет > tнечет; 8 - временные диаграммы, построенные для случая соотношения задержек, когда tчет < tнечет

Пусть в верхнем тракте четное число инверторов, в нижнем – нечетное. Построение временных диаграмм и анализ схемы методами алгебры Буля без учета задержек даст на ее выходе 0 при любом значении входного сигнала Х (рис. 11,а).

Однако реальные элементы имеют определенную задержку срабатывания, которая для верхнего тракта обозначена как t _чет, для нижнего тракта – как t _нечет.

В общем случае t _чет ≠ t _нечет, при t _чет > t _нечет временные диаграммы представлены на рис. 11,б, при t _чет < t _нечет – на рис. 11,в. В обоих случаях в выходном сигнале появляется помеха, не предусмотренная булевыми выражениями. Полученная помеха при достаточно большой разности между t _чет и t _нечет будет не коротким всплеском напряжения малой амплитуды, а полноценным сигналом, на который будут реагировать последующие элементы.

Описанное явление называется гонками или состязаниями (races), когда сигнал идет по разным путям, при этом схема может реагировать на сигналы в конце путей по разному (верно или неверно, в зависимости от того, какой сигнал выиграет гонку).

Проблема гонок заключается в том, что при разработке схемы не известно, в каком из параллельных трактов задержка окажется больше или меньше. Производитель ЦФУ гарантирует лишь то, что время задержки данного ЦФУ не больше некоторого максимального значения, однако ничего не сообщает ни о минимально возможном значении время задержки, ни о его конкретном значении. По этой причине разработчик схемы при расчете времени задержки в отдельных трактах не может воспользоваться тем фактом, что в одном из трактов число элементов больше или меньше. При массовом производстве схем из произвольно взятых элементов, особенно изготовленных в разные календарные сроки, возможно, что в тракт с большим числом элементов попадут те, у которых время задержки меньше, и, наоборот, в тракт с меньшим числом элементов попадут те, у которых время задержки больше.

Подбор элементов по времени задержки в условиях массового производства неприемлем, проверка реально получившегося времени задержки и его корректировка значительно увеличит срок наладки, доводки и выпуска ЭС, их стоимость. Кроме того, при изменении температуры, напряжения питания и старения задержки элементов изменяются с разной скоростью, изменится время задержки в тракте и при замене отдельных элементов при эксплуатации в случае выхода их из строя.

Таким образом, при разработке схем ЭС необходимо предусмотреть технические решения, позволяющие нейтрализовать последствия гонок. Применяются три метода борьбы с гонками:

1) Тактирование. Метод тактирования эффективен, универсален и поэтому широко применяется для борьбы с гонками. Суть тактирования заключается в том, что по всему ЭС разводится единая система тактирующих (синхронизирующих) сигналов (импульсов). При этом период тактирующих импульсов должен превышать самую большую задержку из всех параллельных трактов схемы. В этом случае за время периода тактирующих импульсов все переходные процессы в схеме будут закончены и дальнейшая работа схемы будет производится с логически правильными, не искаженными гонками установившимися логическим уровнями на выходах элементов схемы.

Достоинством тактирования как средства борьбы с гонками является то, что разработчику схемы не нужно вникать в специфику протекания переходных процессов, в характер возникающих гоночных ситуаций и т.д., что обычно довольно сложно. Разработчику необходимо только вычислить время задержки самого длинного тракта схемы, что легко сделать по паспортным данным используемых элементов.

Недостатком тактирования является некоторое снижение быстродействия ЭС, так как схема работает синхронно с периодом, превышающим время задержки самого длинного тракта схемы.

2) Построение противогоночных схем. Противогоночные схемы разрабатывают так, чтобы не исключить гонки, что невозможно, но сделать имеющиеся гонки не опасными. В этом случае отсутствует риск появления на выходах элементов схемы сигналов, не предусмотренных логическим выражением. Примером неопасной гонки является гонка сигналов по нескольким трактам, сигналы с которых поступают на входы элемента ИЛИ. В этом случае какой бы сигнал не выиграл гонку, логический сигнал на выходе элемента ИЛИ все равно будет верный, но изменится задержка его получения. Есть целый ряд других приемов, используемых при построении противогоночных схем. О них можно прочитать в [2], где дается подробная классификация типов гонок и описаны способы борьбы с ними.

Достоинством противогоночных схем является их большее быстродействие, так как в них информация обрабатывается по мере ее поступления, то есть асинхронно, без привязки к тактирующим сигналам.

Недостатком противогоночных схем является сложность их разработки, так как требуется анализ характера протекания переходных процессов, всех возможных гоночных путей. Кроме того, при построении таких схем увеличиваются аппаратные затраты, энергопотребление и стоимость.

3) Построение самосихронизирующихся схем. Отдельные узлы такой схемы строятся непротивогоночными, но они дополняются узлами, которые обнаруживают факт окончания переходных процессов и вырабатывают разрешающий сигнал для работы последующих узлов. Этот сигнал служит в некотором смысле «асинхронным синхросигналом».

При синтезе схем с использованием отдельных ЦФУ этот подход не нашел применения ввиду сложности построения таких схем и увеличения почти в 2 раза аппаратных затрат. Такой подход считается перспективным для построения БИС и СБИС, в которых использование тактирования сопряжено с некоторыми трудностями. Вопросы построения самосихронизирующихся схем изложены в [1].

Проблема гонок при разработке схем является довольно сложной и важной, так как большинство разнообразных и труднообнаруживаемых ошибок в работе схем связано именно с последствиями гонок. Расчеты показывают, что если допустить в одной цепочке вероятность возникновения помехи из-за гонок равной 1%, то вероятность работоспособности устройства, содержащего 100 таких цепочек, будет порядка 37%. В этом случае из каждых трех изготовленных ЭС два будут неработоспособными.