Генераторы логических функций

F-LUT, G-LUT и Н-LUT вырабатывают значения логич. функций.

F и G реализует любую логич. функцию 4ех переменных

Н формирует значение любой логич. функции 3ех переменных.

Функция 4-х переменных описана таблицей истинности из 16 строк. Подавая на адресные входы памяти 4 вход. бита на выходе значение функции для этой комбинации.

Схемы F и G компактны и быстрые статическими ЗУ 16×1

Н- статическое ЗУ 8×1.

Каждая таблица преобразования LUT (Look-Up Table) может быть исп. как ОЗУ с организацией 16x1 или как 16-разрядный сдвиговый регистр.

Это дает возможность использовать в проектах небольшие по объему блоки распределенной по кристаллу памяти.

39.Блоки ввода вывода Плис, Теневая память. Программируемые соед.

Блоки ввода/вывода сигналов

ПЛИС FPGA имеют блоки ввода/вывода (БВВ) сигналов. БВВ обеспеч. интерфейс между FPGA и ее внутр. логич. схемами. БВВ конфигурирован как вход, выход или двунаправленный вывод. PAD - сигнальный вывод PULL-UP, PULL-DOWN обеспеч. режим выхода с открытым коллектором (стоком) для систем с различными уровнями логики.

Рис. Упрощенная структура БВВ

как выходного блока: выходным буфером 1, триггером 1, мультиплексорами 1, 2, 5 и логич.схемой ИЛИ,

Выводимый О в прямой/инверсной форме в зависимости мультиплексора 2.

Тракт ввода сигналов содержит входной буфер 2, триггер 2, программируемые мультиплексоры 3, 4, 6, элемент задержки Delay. Для временного сдвига вход. сигнала в цепь вкл. спец. схема задержки.