Схема кодера, формирующего код с защитой по четности

Работу узла формирования кода с защитой по чётности можно показать (рис.) с помощью упрощённой схемы:

Рис.

Входной безызбыточный код поступает в последовательной форме на счётный вход “+1” триггера Т и одновременно на выход, т.е. в канал связи через схему ИЛИ. Выход триггера соединён с входом элемента И, а на другой её вход подаётся управляющий сигнал после прохождения последнего импульса n -го входного кода. До начала работы схемы триггер находится в состоянии 0. во время работы состояние его меняется на противоположное, (т.е. 0 на 1, а 1 на 0) при каждом поступлении сигнала 1 на счётный вход триггера.

Значит, если в n разрядах исходного кода содержится чётное число единиц, то к концу его прохождения триггер окажется в состоянии 0. в противном случае триггер примет к концу прохождения входного кода состояние 1. с подачей управляющего сигнала в момент, соответствующий началу такта с номером m = n ₀ + 1 элемент И выдаёт сигнал “1” в том случае, если сигнал на выходе триггера в этот момент равен “1”. Этим число единиц в коде дополняется до чётного. Сигнал от элемента “ И ” поступает на общий выход через схему ИЛИ. Схема возвращается в исходное состояние импульсом сброса, поступающим на вход “ R ” триггера.

На рисунке (**) показана уточнённая схема кодера, реализующего формирование кода с защитой по чётности. (более подробная схема).

В качестве буферной памяти АЦП используется счётчик СТ 1 на n ₀ разрядов, на вход которого поступают поочерёдно от АЦП n₀ разрядов информационного слова (при использовании АЦП с последовательным кодом). В случае использования АЦП с последовательным кодом в качестве буферной памяти АЦП вместо счётчика может быть использована регистровая схема (буферный регистр).

Рис.

Схема кодера, формирующего код с защитой по чётности.

Распределитель импульсов на базе счётчика СТ 2 и дешифратора DC, управляемый от генератора тактовых импульсов G опрашивает с помощью схем совпадения &1…& n ₀ ячейки счётчика СТ 1 кода АЦП. Если соответствующая ячейка счётчика СТ 1 находится в состоянии “1”, то открывается соответствующая схема совпадения (“ И ”) и через общую схему ИЛИ на выход кодера поступает импульс (логическая “1” информационного слова). (Здесь используется последовательная передача в канал связи разрядов кода). Этот же импульс заставляет одновременно изменить своё состояние триггер контроля чётности Т. (Фактически этот триггер осуществляет суммирование “по модулю два”).

После окончания опроса счётчика СТ 1 кода АЦП распределитель импульсов на n -ой ступени опрашивает окончательное состояние триггера Т с помощью логической схемы И (& n) и выдаёт проверочный (n -й, где n = n ₀+1) разряд в канал связи. При этом, если счётчик СТ 1 кода АЦП имел последнее состояние “1”, т.е. нечётное число единиц, то, благодаря наличию “1” на n -ом выходе распределителя импульсов, схема И “& n ” выдаёт также “1” в канал связи (через схему ИЛИ). Если же триггер СТ 1 имел последнее состояние “0”, т.е. чётное число единиц в информационном слове, то в канал связи поступает проверочный разряд также “0”.

После того, как распределитель импульсов дошёл до последней (n +1)-й ступени, он устанавливает схему кодера в исходное состояние (сброс триггера Т и счётчика СТ 1 кода АЦП).

Следует ещё раз обратить внимание на то, что рассмотренная схема кодера передаёт канал связи разряды кода в последовательной форме (разряд за разрядом, начиная от старшего разряда). Это наиболее часто встречающаяся форма передачи кода в ТИС. Изредка встречаются случаи, когда для каждого разряда выделен свой канал связи и передача ведётся в параллельной форме.

Следует ввести одно уточнение к схеме кодера, изображенного на рисунке (**). Выход кодера обычно подключается к каналу связи не непосредственно, а через “линейный узел”, который формирует импульсы перед выдачей их в канал связи (формирует фронты, умощняет сигнал).

Аналогично на приёмной части ТИС сигналы из канала связи (обычно, довольно искаженные по форме) поступают в “линейный узел”, который восстанавливает из них последовательность сформированных кодовых импульсов, причём, линейный узел выполняет поэлементный приём кода.

После приёма кода в линейном узле код поступает в декодер. Его схема также как и кодера достаточно проста. Разряды кода, выходящие из линейного узла, попадают в регистр хранения кода, последовательно продвигаясь в нем и одновременно на счётный вход триггера контроля кода. На последнем такте распределитель импульсов приёмника опрашивает триггер контроля кода и в зависимости от его состояния выдаёт запрещающий или разрешающий сигнал на устройства воспроизведения (к потребителю).

В первом случае (запрещающий сигнал) код из регистра не выдаётся.

Упрощённая схема декодера с проверкой на чётность показан на рис. (описание схемы там же)

Рис.

Сигнал снимается с инверсного выхода триггера. Поэтому к концу работы этот сигнал равен 1 в случае, если в “ m ” поданных на счётный вход “+1” триггера импульсах содержалось чётное число единиц. В этом случае подача управляющего сигнала на элемент И вызовет появление сигнала “1” на выходе. Этот сигнал разрешает выдачу принятого сообщения на воспроизведение. При нечётном числе единиц во входном коде на выходе в момент подачи управляющего сигнала получается сигнал “0”, т.е. это означает запрет воспроизведения сообщения. Импульс сброса на входе “ R ” триггера возвращает схему в исходное состояние.