Особливості архітектури 64-розрядних мікропроцесорів

У 1997 р. фірми Intel і Hewlett-Packard розробили но­ву мікропроцесорну архітектуру EPIC (Explicitly Parallel Instruction Computing — явного паралельного обчислення інструкцій), яку було покладено в основу 64-розрядних мікро­процесорів ІА-64, McKinley, Itanium, Itanium 2.

Особливостями архітектури EPIC є:

велика кількість регістрів загального призначен­ня. Так, кількість регістрів МП ІА-64 містить 128 64-розряд­них регістрів для операцій з цілими числами і 12880 — з дробовими;

пошук залежностей між командами, причому по­шук виконує не процесор, а компілятор. Команди МП ІА-64 групуються компілятором у «зв'язку» завдовжки 128 розрядів. Зв'язка містить три команди і шаблон, в якому зазначені залежності між командами (тобто визначається, чи можна з командою кі виконати паралельно команду к2 або команда к2 має виконатися лише після команди к1), а також між іншими зв'язками (чи можна з командою к3 зі зв'язки сі виконати паралельно команду к4 зі зв'язки с2);

масштабованість архітектури, тобто пристосуван­ня набору команд до великої кількості функціональних при­строїв. Наприклад, одна зв'язка з трьох команд відповідає наборові з трьох функціональних пристроїв процесора. Про­цесори ІА-64 можуть мати різну кількість таких функціо­нальних пристроїв, залишаючись при цьому сумісними за кодом. Завдяки тому, що в шаблоні зазначена залежність і між зв'язками, процесору з N однаковими блоками з трьох функціональних пристроїв відповідатиме командне слово з N х 3 команд (N зв'язок);

предикація (Predication). Предикацією називають спосіб обробки умовних розгалужень. Команди з різних гілок умов­ного розгалуження позначаються предикатними полями (по­лями умов) і виконуються паралельно, але їхні результати не записуються, доки значення предикатних регістрів не визна­чені. Якщо наприкінці циклу визначається умова розгалуження, предикатний регістр, який відповідає «правильній» гілці, встановлюється у стан логічної одиниці, а другий — у стан логічного нуля. Перед записом результатів процесор перевіряє предикатне поле і записує результати лише тих команд, предикатне поле яких містить одиницю;

завантаження за припущенням (Speculative loading). Цей механізм призначений знизити простої процесора, пов'я­зані з чеканням виконання команд завантаження з відносно повільної основної пам'яті. Компілятор переміщує команди завантаження даних з пам'яті так, щоб вони виконувалися якомога раніше. Отже, якщо дані з пам'яті знадобляться будь-якій команді, процесор не простоюватиме.

Рис. 3.18. Архітектура х 86 — 64

Процесор Itanium 2, виконаний за 0,18 мкм технологією, здатний виконувати шість команд за один машинний цикл. У сукупності з підвищенням тактової частоти та пропускної спроможності системної шини (6,4 Гб/с, частота шини — 400 МГц, розрядність шини — 128), цей чинник забезпечує в 1,5 — 2 рази більшу продуктивність, ніж у процесорі Itanium. Процесор має велику ємність кеш-пам'яті третього рів­ня, розміщеної на кристалі (до 3 Мбайт працює на частоті ядра).

У майбутньому на ринку з'являться процесори, зроблені за технологією 0,12 мкм Deerfield та призначені для викорис­тання в двопроцесорних системах і Madison, орієнтовані на багатопроцесорні системи. Процесор Montecito буде виго­товлятися з використанням технології 90 нм.

64-Розрядні МП сімейства Hammer, розроблені фірмою AMD, ґрунтуються на архітектурі д:8б-64, яка є розширенням архітектури 32-розрядних процесорів х 8б-32 (рис. 3.18).

Регістри загального призначення (GPR) доповнені 8 регіст­рами R 15 —R 8, що використовуються в 64-бітному режимі, а існуючі регістри ЕАХ, ЕВХ розширено з 32 до 64 біт. Вісім нових регістрів додано у блок SSE, що забезпечить підтримку SSE 2. Розширення існуючих регістрів показано на рис. 3.19.

Рис. 3.19. Розширення регістрів загального призначення

Процесор, побудований на основі архітектури х 86-64, може виконувати існуючі 32-6ітні додатки на відміну від того са­мого процесора Intel Itanium, де систему команд x 86 —32 доводиться моделювати.

Контрольні запитання

1. Назвіть основні характерні ознаки режиму реальної адресації і за­хищеного режиму.

2. Яка існує кількість ліній шини адреси у реальному і захищеному режимах?

3. Назвіть максимально можливу кількість дескрипторних таблиць, які можна задати.

4. Чим відрізняються тіньові регістри від програмно-доступних?

5. Яку інформацію містять дескрипторні таблиці?

6. Яке призначення регістра IDTR.

7. Які команди треба виконати перед переходом у захищений режим роботи?

8. Дайте характеристику існуючих типів циклів шини.

9. Схарактеризуйте поняття «переривання» та «виняток».

10. Чим відрізняється оброблення переривання від оброблення ви­нятку?

11. Яке призначення регістрів, що входять до програмної моделі 32-розрядного процесора?

12. Яке призначення прапорців, що входять до програмної моделі 32-розрядного процесора?

13. Яке призначення регістрів керування і регістрів тестування?

14. Розкажіть про призначення та існуючі типи дескрипторних таб­лиць.

15. Як значення системного біта визначає тип дескриптора?

16. Дайте визначення процесу свопінгу і поясніть, як він відбува­ється.

17. Поясніть принцип сторінкової організації пам'яті.

18. Поясніть необхідність і принцип функціонування механізму захис­ту за привілеями.

19. За яких умов дозволяється зчитувати (записувати) дані певного сегмента?

20. Яка інформація міститься у вентилях викликів?

21. Поясніть особливості багатозадачного режиму роботи.

22. Яке призначення регістра TR?

23. Яке призначення пакетного режиму?

24. Поясніть процес пакетного передавання даних.

25. Яке призначення буферів відкладеного запису?

26. В яких випадках може порушуватися порядок обслуговування за­питів на запис та зчитування у буферах відкладеного запису?

27. Яке призначення OverDrive-процесорів?

28. Які операційні системи можуть використовуватися у МП Pen­tium?

29. Назвіть призначення основних блоків структурної схеми процесо­ра Pentium.

30. Поясніть роботу блока передбачення адреси переходу на прикладі виконання команди JC LABEL.

31. Яка ефективність поділу кеш-пам'яті на кеш-пам'ять команд та кеш-пам'ять даних?

32. Які засоби виявлення помилок має процесор Pentium?

33. У чому полягає принцип тестування за допомогою функціональної надмірності?

34. Які функції тестування має процесор Pentium?

35. Назвіть призначення та можливості засобів моніторингу продук­тивності.

36. Які особливості регістрів-фіксаторів треба враховувати під час розробки програмного забезпечення?

37. Яке призначення та принцип режиму ММХ?

38. Яке призначення та принцип режиму SMM?

39. Як здійснюється перемикання у режим зменшеного енергоспожи­вання і вихід з нього?

40. Порівняйте архітектури 64-розрядних МП.

41. Поясніть позитивний ефект предикації.

42. Які особливості архітектури EPIC?