Особливості архітектури мікропроцесорів i386 та i486

Мікропроцесор i 386. Перший 32-розрядний процесор i 386 було створено у 1985 р. Він виконаний за технологією 1,5 мкм і містить 275 тис. транзисторів. Розрядність регістрів, шини даних та адреси дорівнює 32. Ємність пам'яті, що прямо адре­сується, становить 4 Гбайт. Процесор може працювати у трьох режимах — реальному, захищеному і віртуального процесо­ра 8086 — V86. Допускається паралельна робота кількох віртуальних процесорів 8086 під керуванням операційної системи типу Windows, OS/2, Unix. Перемикання режимів відбувається швидше, ніж у МП i 80286. Є механізми сто­рінкової адресації, які істотно підвищують ефективність ро­боти з пам'яттю понад 1 Мбайт навіть у межах DOS. Черга команд — 16 байт. Мікропроцесор i 80386 має модифікації: DX — регістри, шини даних та адреси є 32-розрядними; SX — із зовнішньою 16-розрядною шиною даних та 24-розрядною шиною адреси; SL — відрізняється від модифікації SX зни­женим енергоспоживанням та вбудованим контролером зов­нішньої кеш-пам'яті на 16 — 64 Кбайт. До комплекту 3865L входить мікросхема 823605L — набір периферійних контро­лерів для ноутбуків. Основні характеристики процесорів 80 ´ 86 наведено у табл. 3.7.

Мікропроцесор i486. Цей процесор випустили у 1989 р. Він характеризується значно вищою швидкодією порівняно з мікропроцесором i 8086. Мікропроцесор виконано за технологією 1 мкм; містить 1,2 млн транзисторів. Основні особ­ливості МП i 486 — наявність внутрішньої кеш-пам'яті, вбу­дованого математичного співпроцесора, сумісного за командами арифметичного співпроцесора І387. У МП i 486 збільше­но чергу команд, прискорено виконання операцій як у цілочис­ловому АЛП, так і в блоці математичного співпроцесора за рахунок архітектури, введено множення тактової частоти сис­темної плати. У модифікаціях процесора 486DX2 внутрішня частота дорівнює подвоєній зовнішній, а в процесорах 486DX4 кратність може бути 2, 2,5, 3. Математичного співпроцесора у модифікаціях SX та в деяких модифікаціях SL немає. За­лежно від модифікації процесори DX4 можуть працювати від джерела живлення 5 В та 3,3 В і мають режим SMM {System Management Mode), що дає змогу керувати енерго­споживанням.

Крім розглянутих вище процесорів фірми Intel (див. табл. 3.7) є аналогічні за технічними характеристикам процесори, які виготовляють фірми IBM, AMD, Cyrix, Texas Instruments. Так, процесор 386SLC — це поліпшений варіант процесора 386SX. Він має внутрішню кеш-пам'ять і характеризується приско­реним виконанням операцій. Мікропроцесор 486SLC є варіан­том процесора і 486SX, а процесори SLC2/SLC3 здійснюють подвоєння (потроєння) зовнішньої частоти.

Таблиця 3. 7. Основні характеристики процесорів 80 ´ 86 фірм і IBM

Процесор	Розрядність	Ємність кеш-пам'яті, Кбайт	Наявність співпро­цесора	Частота процесо­ра, МГц
регістрів	шини даних	шини адреси
				-	-	4,77-8
				-	-
				-	-	6-25
386SX				-	-	16-23
386SL				-	-
386SLC					-	25-40
486SLC					-	25-40
486SLC2					-	40-66
486SLC3					-
386DX				-	-	25-40
486DLC					-	25-40
486SX					-	16-33
486BL2					-	40-66
486BL3					-	75-100
486DX					+	25-50
487SX					+	25-50
486SL					+	25-50
486DX2				8/16	+	40-80
486DX4					+	75-120

Процесори SCL2 і SL характеризуються зниженим енерго­споживанням і мають напругу живлення 3,3 В. Так, більшість процесорів фірми AMD мають знижені енергоспоживання (літера L у позначенні ВІС) і напругу живлення 3,3 В (літера V у позначенні МП), наприклад, процесор AMD 5X-133ADV — це варіант мікропроцесора i 486 зі збільшеною частотою вчет­веро та зниженою напругою живлення.

Внутрішня кеш-пам'ять. Починаючи з МП і 486, застосо­вується внутрішнє роздільне видавання команд і даних (до­кладно принципи організації кеш-пам'яті розглянуто в п. 16.5). Якщо область, яка адресується, відображено у кеш-пам'яті (випадок попадання — cache hit), то запит на читання обслу­говується лише кеш-пам'яттю без звернення до основної па­м'яті. У разі запиту на запис спочатку модифікується інфор­мація у кеш-пам'яті, а після цього, залежно від типу кеш-пам'яті, й основна пам'ять.

У перших процесорах і 486 використовувався режим на­скрізного запису Write Through, коли інформація одночасно записувалася як у буфер, так і в ОЗП. У новіших модифіка­ціях використано режим зворотного запису Write Back, який полягає у тому, що копія блока записується в ОЗП лише тоді, коли вміст його змінювався.

Заповнення рядка кеш-пам'яті процесор намагається вико­нати найшвидше — пакетним циклом з 32-бітовими переда­чами. Вибір рядка для заміщення новими даними здійснюєть­ся на підставі аналізу біта LRU (Least Recently Used), який виконується лише для кеш-промахів читання. У разі кеш-промахів запису заповнення рядків не відбувається.

Пакетний режим передачі даних. Пакетний режим пере­давання даних (Burst Mode) призначений для швидких опера­цій з рядками кеш-пам'яті. При цьому вміст чотирьох 32-роз-рядних комірок основної пам'яті пересилається в один рядок кеш-пам'яті або навпаки — вміст одного рядка кеш-пам'яті пересилається у чотири 32-розрядні комірки основної пам'я­ті. Оскільки рядок кеш-пам'яті процесора 486 має довжи­ну 16 байт (128 біт), то для його пересилання треба чотири 32-розрядних циклів шини, впродовж кожного з яких відбу­вається пересилання вмісту однієї 32-розрядної комірки з основної пам'яті або 32 біт з кеш-пам'яті.

Розглянемо випадок пересилання вмісту чотирьох 32-роз­рядних комірок основної пам'яті в один рядок кеш-пам'яті (рис. 3.15). Під час зчитування вмісту 32-розрядної комірки розряди ЛО і А 1 участі у формуванні адрес не беруть, оскіль­ки вони означають положення кожного з чотирьох байтів у 32-розрядній комірці. Тому на рис. 3.15 подано значення розрядів А 31 —А 2.

У першому такті П встановлюється адреса А 31 — А 2, сигна­ли ідентифікації типу циклу і формується строб ADS#. Цей такт виконується процесором так само, як і за звичайного передавання даних.

У наступному такті (Т2) передається перше 32-розрядне слово. При цьому сигнал BLASTU має значення L -рівня.

Рис. 3.15. Діаграма пересилання вмісту чотирьох 32-розрядних комі­рок пам'яті

Про завершення пакетного циклу процесор повідомляє зов­нішньому пристрою сигналом BLASTtt, що набуває значення L -рівня в останньому такті передавання пакета. Якщо зовнішній пристрій підтримує пакетний режим, він генерує сигнал готовності до пакетного передавання BRDYU (замість сигналу RDY#). У цьому разі процесор продовжує цикл як пакетний, не вводячи такти Т 1 адресації-ідентифікації (з сиг­налом ADS#), а відразу переходячи до передавання наступ­ного 32-розрядного слова. Формуванням сигналу RDY# замість BRDY# зовнішній пристрій може у будь-який мо­мент перервати пакетне передавання, і процесор продовжить її звичайними циклами. Для передавання 16 байт у пакетно­му режимі потрібно п'ять тактів шини (без тактів чекання) замість восьми тактів за звичайного режиму передавання.

Пояснимо чередування адрес 32-розрядних слів у пакет­ному режимі. Подамо адресу слова у такому вигляді:

А 31- A 4	A З	A 2	A 1	A 0
Довільні значення	Номер 32-розрядного сло­ва у пакетній посилці	Номер байта у 32-розрядному слові

Розряди А 1та А 0 у цій адресі дорівнюють нулю. Розряди A 3, А 2 визначають положення кожної з чотирьох 32-розряд-них комірок у рядку кеш-пам'яті завдовжки 128 біт. Розряди А 31— А 4 визначають адресу 32-розрядного слова в основній пам'яті, яке пересилається у кеш-пам'ять.

Рядок кеш-пам'яті вирівняно по межі 128-розрядних даних, його адреса має нульові значення розрядів A3 —А0. У пакет­ному передаванні завжди зчитуються дані, що відповідають одному рядку кеш-пам'яті, адреса якого кратна 128. Адреса першого 32-розрядного слова пакетної посилки кратною 128 може не бути. За нульових значень розрядів А 31 — А 4 та А 1, А 0 адреса першого слова визначається розрядами А 3, А 2:

Передування адрес 32-розрядних слів у пакетному режимі залежно від адреси першого слова наведено у табл. 3.8.

Якщо перша адреса блока не збігається з межею рядка, то вона дорівнює 04 H (див. рис. 3.15). Порядок чергування адрес при цьому відповідає другому рядку табл. 3.8, тобто дорівнює 04 H, 00 H, ОС H, 08 H. Наведений порядок череду-вання адрес у пакетному режимі характерний для всіх про­цесорів Intel та сумісних з ними, починаючи з i 486.

Таблиця 3.8. Послідовність зміни адрес у пакетному циклі

Адреса слова
першого	другого	третього	четвертого
			С
		С
	С
С

Буфери відкладеного запису призначені для запаміято-вування даних у буфері тоді, коли зовнішня шина зайнята. Процесор i 486 має чотири буфери відкладеного запису. Інформація у буфер записується за один такт. Після закін­чення поточного циклу шини інформація з буферів пере­дається зовні — у пам'ять або ПВгЗ. Зовнішні операції запи­су з буферів виконуються у тому самому порядку, в якому надійшли запити на запис. Якщо у незвільнених буферах усі запити на запис у пам'ять пов'язані з кеш-попаданнями, а запит на читання пов'язаний з кеш-промахом, то операція читання може відбутися раніше, ніж операції запису. Однак більше ніж один раз змінювати порядок виконання команд у МП не дозволяється, оскільки нові прочитані дані можуть замінити модифікований рядок кеш-пам'яті, з якого поновлена інформація очікує у буфері черги на запис в основну пам'ять. У такому разі друга спроба зміни послідовності команд може порушити цілісність даних. Для операцій введения-виведен-ня зміна послідовності команд не допускається, бо це може призвести до порушення протоколу обміну.

OverDrive-процесори призначені для модернізації мікро­процесорної системи або комплекс. Модернізація здійснюєть­ся заміною початкової моделі МП на нові моделі, так звані OverDrive-процесори, які мають вищі техніко-економічні по­казники. Такими моделями для i 486 є Intel DX2 OverDrive, Intel DX4 OverDrive, Pentium OverDrive 63 та 83 МГц.

Для модернізації мікропроцесорної системи на системній платі, крім уже встановленого процесора, у додатковий роз'єд­нувач (сокет), позначений як OverDrive, встановлюється OverDrive-процесор у корпусі PGA-169. OverDrive-проце­сор спеціальним вихідним сигналом від'єднує основний про­цесор, що залишається на платі.

Режим системного керування 32-розрядних мікропро­цесорів. Деякі модифікації процесорів 386 і 486, крім пере­лічених режимів (реального, захищеного і віртуального F86), мають режим системного керування SMM (System Mana­gement Mode), який призначено для керування енергоспожи­ванням або виконання програм, повністю ізольованих як від прикладного програмного забезпечення, так і від операційної системи. Перемикання в режим SMM здійснюється або апа-ратно — подачею нульового потенціалу на контакт мікросхеми процесора, або, в деяких моделях, програмно — за прийняттям повідомлення по шині АРІС. Під час переходу в режим SMM МП виставляє сигнал підтвердження на кон­такті . Після цього процесор зберігає свій стан — уміст майже всіх регістрів — у спеціальній області пам'яті SMRAM. Якщо режим SMM використовується для вимкнен­ня живлення процесора з можливістю швидкого ввімкнення, пам'ять SMRAM має бути енергоиезалежною. У цій області пам'яті знаходиться підпрограма обробки переривання SMI. Доступ до пам'яті дозволений лише за наявності сигналу . Повернення з режиму SMM здійснюється як програмно, так і за перериванням.