И их комбинации

2. Статические и динамические характеристики ЛЭ (логических элементов) (Л; Н:1.1, 1.2)

Статич.:

-уровни напряжения 0 и 1

-минимальное напряжение перепада

-уровни подержания 0 и 1

-ширина зоны неопределённости

-амплитуда динамических помех

Динам.:

-время задержки переключения

-длительность фронта

-длительность среза (задний фронт)

3. Моделирование цифровых устройств в пакете EWB (Л; К; Ч)

4. Измерительные приборы для отладки цифровых устройств в EWB (Л; К; Ч)

-мультиметр

-функциональный генератор

-осцилограф

-измеритель АЧХ и ФЧХ

-генератор слова

-логический анализатор

-логический преобразователь

5. Комбинационные и последовательностные логические схемы: определение, свойства (Л; Н: 3.0, 4.0)

6. Мультиплексоры (Л; К: 9.4, 9.5; Н: 3.1, 3.2)

7. Шифраторы (Л; К: 9.4, 9.5; Н: 3.1, 3.2)

8. Дешифраторы, демультиплексоры (Л; К: 9.4, 9.5; Н: 3.1, 3.2)

9. Сумматоры (Л; К: 9.2; Н: 3.4)

10. Схемы сравнения кодов (Л; К: 9.6; Н: 3.3)

11. Асинхронные и синхронные RS-триггеры (Л; К: 9.9; Н: 4.1; Ц: 3.1.1,3.1.2)

Асинхронный триггер имеет два входа S(et) - установка и R(eset) - сброс и два выхода прямой - Q и инверсный - ~Q. Триггер переходит из текущего состояния X на выходе к состоянию 0, при подаче на вход S нуля и на вход R единицы, а при поступлении на вход S единицы и на вход R нуля триггер переходит к состоянию 1. При нулевых значениях, когда S=R=0 триггер должен сохранять старое значение. Комбинация сигналов S=R=1 не определена.

Синхронный RS триггер

Если незадействованные входы элементов И-НЕ 1 и 2 соединить вместе (рис. 36), получится синхронный RS - триггер со статическим управлением (синхронизируемый уровнем). Схема и условное обозначение приведены на рис.39.

12. D-триггеры (Л; К:с.374; Ц: 3.1.3)

13. JK-триггеры (Л; К:с.374-375; Ц: 3.1.4)

14. Счётные триггеры. Взаимные преобразования триггеров (Л; К: 9.9; Н: 4.1; Ц: 3.1.6)

преобразования

JK триггер преобразуется в динамический D - триггер подключением инвертора к входу K (рис.47-1), при этом из четырех комбинаций сигналов: J=K=0, J=K=1, J=0 K=1, J=1 K=0 осуществлены будут две последних, т.е. синхронные установка и сброс. Если необходим прямой синхровход, к входу C подключается еще один инвертор. На рис.47-2 JK триггер включен по схеме T - триггера со счетным входом (J=K=1). Счет можно прервать, подав на один из асинхронных входов 0.

D-триггер с динамическим управлением также преобразуется в T-триггер, путем введения обратной связи с инверсного выхода на вход D. Тогда Q(t+dt) = D, но D в свою очередь равно D = ~Qt и, следовательно Q(t+dt) = ~Qt, т.е. новое значение на выходе триггера является инверсией старого с каждым поступлением положительного перепада тактового импульса C (рис.48-1,2).

И, наконец, любой из перечисленных триггеров может быть использован в качестве асинхронного RS-триггера с инверсными входами (рис.48-3), невзирая на остальные сигналы, что объясняется наивысшим приоритетом входов ~S и ~R.

15. Классификация триггеров по способу синхронизации (Л; Ц: 3.1.1,3.1.2, 3.1.3)

11й вопрос +

D триггер со статическим управлением

D - триггер имеет два входа: информационный вход D(аtа) и вход управления записью/запоминанием (защелкиванием) L(oad)/L(atch) - отсюда его второе имя: "защелка". Последний вход часто обозначают символом C(lock). Выходной сигнал Q принимает значение равное входному D при L = 1 и сохраняет предыдущее значение Q(t+dt) = Qt при L = 0.:

16. Параллельные регистры. Типы, применение (Л; К: 9.11; Н: 4.2)

17. Последовательные регистры. Типы, применение (Л; К: 9.11; Н: 4.2)

18. Счетчики. Типы, применение (Л; К: 9.10; Н: 5)

Дальше тошнит читать, реально

19. Архитектура микропроцессорных систем: определения (Л)

-совокупность аппаратных и программных средств, рассматриваемых с т. зрения программиста.

-логическая организация МПС, определяющая возможность аппаратной и/или программной реализации функций.

20. Типы архитектуры МПС по организации памяти (Л)

- Регистровая архитектура (архитектура типа «регистр - ре-

гистр») микропроцессора определяет наличие достаточно боль-

шого набора регистров внутри больших интегральных схем (БИС)

микропроцессора. Этот набор регистров образует поле сверхбыст-

рой оперативной памяти (СОЗУ) с произвольной записью и вы-

боркой информации.

- Стековая архитектура микропроцессора дает возможность

создать поле памяти с упорядоченной последовательностью запи-

си и выборки информации.

- Архитектура микропроцессора, ориентированная на

оперативную память, обеспечивает высокую скорость работы и

большую информационную емкость рабочих регистров и стека14

при их организации в ОЗУ.

21. Типы архитектуры МПС по набору команд (Л)

АРХИТЕКТУРЫ CISC И RISC

-Традиционные центральные микропроцессоры основаны на CISC-архитектуре. При этом подходе выполнение любой сколь угодно сложной команды из системы команд процессора реализовывается аппаратно внутри самого процессора.

- В процессорах с RISC-архитектурой используется ограниченный набор быстрых команд. Каждая команда RISC-процессора должна выполняться за один машинный такт, так что вряд ли вы найдете в системе команд даже умножение.

22. Типы памяти МПС (Л; А1:с.158–161)

т.о.

-побитовая с произвольным доступом
-побайтовая адресация
-пословная адресация

Из лекции (моей): в общем кэш, ОЗУ, ПЗУ и так далее, всё это вы и сами знаете

23. Организация памяти МПС (Л; А1:с.158–161)

24. Обобщенная структура микропроцессора (Л; А1:с.185;)

25. Характеристики микропроцессоров (Л)

- Тактовая частота микропроцессора

- Быстродействие микропроцессора - это число элементарных операций

- Разрядность процессора.

- Функциональное назначение микропроцессора.

26. Назначение и классификация методов адресации (Л; А1:с.249–252; М:1.5)

-Назначения:

-классификация:

прямые и косвенные адресации

Оч важно, не в этом вопросе, но вообще:

27. Прямые методы адресации (Л; А1:с.252–256)

28. Косвенные методы адресации (Л; А1:с.256–257)

29. Адресация с автомодификацией (Л; А1:с.257–262)

-автоинкрементная и автодекрементная адресация

30. Страничная адресация (Л; А1:с.262–264)

31. Структура однокристального микроконтроллера (ОМК) MCS51 (М: 4.10)