Частина 1

ОСНОВИ МОВИ AHDL

Ужгород 2008

Методичні вказівки до лабораторних робіт з курсу

«Автоматизація проектування комп’ютерних систем»

для студентів 4-го курсу інженерно-технічного факультету

спеціальність «Комп’ютерні системи та мережі»

Укладач: Король І.Ю., канд. фіз.-мат. наук, доцент

Рецензенти:

Відповідальний за випуск: Король І.Ю., канд. фіз.-мат. наук, доцент,

зав. кафедри комп’ютерних систем та мереж

Дані методичні вказівки розглянуто та схвалено на засіданні кафедри комп’ютерних систем та мереж, протокол № від 2008 р.

та методичної комісії інженерно-технічного факультету,

протокол № від 2008 р.

ВСТУП

Мова AlteraHDL (AHDL) - мова опису апаратури, створена фірмою Altera в 1983 році. До теперішнього часу, пройшовши довгий шлях розвитку, вона являє собою ефективний засіб для:

■ поведінкового й структурного опису проектованого пристрою;

■ документування проекту.

Система синтезу пакета MAX+plus II, у який мова AHDL інтегрована, забезпечує його архітектурну незалежність: текстовий опис може бути без переробки синтезовано на базі будь-якої НВІС (Над Великої Інтегральної Схеми) програмувальної логіки, включеної в пакет MAX+plus II.

На відміну від таких мов як VHDL і VerilogHDL, орієнтованих на опис і моделювання системи (наприклад: процессор-память-проектований пристрій), мова AHDL більш проста у вивченні й оптимізована по своїх можливостях для проектування окремої НВІС. Однак, незважаючи на свою відносну простоту, вона містить типовий для сучасних мов опису апаратури набір високорівневих конструкції.

Проект

Під терміном «проект» у рамках пакета MAX+plus II розуміють набір файлів, пов'язаних із проектованим модулем, у якому виділяються дві групи файлів:

■ логічні файли, що описують алгоритм роботи пристрою (Design Files);

■ допоміжні файли(Ancilary Files).

Проект може містити один логічний файл або кілька логічних файлів, що утворять ієрархічний опис проектованого модуля. При ієрархічному описі серед безлічі логічних файлів розрізняють:

■ файл верхнього рівня в ієрархії описів (Top-level Design File);

■ файли нижніх (одного або декількох) рівнів ієрархії (Low-level Design files).

У файлі верхнього рівня задається архітектура модуля, визначається набір модулів, що входять до його складу як компоненти, і їхній взаємозв'язок. Опис цих модулів знаходиться в логічних файлах більш низького рівня ієрархії. У їхній склад, у свою чергу, у вигляді компонентів також можуть входити модулі, описи яких наведені в логічних файлах ще більш низького рівня ієрархії, і т.д.

Ім'я проекту повинно збігатися з ім'ям модуля верхнього рівня в ієрархії описів, а отже, і ім'ям логічного файлу, у якому зберігається його опис. Імена модулів нижніх рівнів ієрархії, у свою чергу, повинні збігатися з іменами файлів, у яких вони описані.

Логічний файл - це файл одного з наступних типів:

■ Graphic Design File – графічний файл (стандартне розширення - gdf). Файл містить схему, створену в рамках пакета MAX+plus II;

■ AHDL Text Design File – текстовий файл (стандартне розширення -.tdf). Файл містить текстовий опис модуля мовою AlteraHDL;

■ Waveform Design File – хвильовий файл (стандартне розширення -.wdf). Файл містить часові діаграми вхідних і вихідних сигналів, створених в рамках пакета MAX+plus II;

■ VHDL Design File – текстовий файл (стандартне розширення -.vdf). Файл містить текстовий опис модуля мовою VHDL;

■ Verilog Design File – текстовий файл (стандартне розширення -.v).

Файл містить текстовий опис модуля мовою Verilog HDL;

■ Orcad Schematic Files – схемний файл (стандартне розширення –

.sch).Файл містить схему, створену в рамках пакета ORCAD;

■ EDIF Input Files (стандартне розширення -. edf). Файл містить опис у форматі EDIF 200 або 300;

■ Xilinx Netlist Format File (стандартне розширення -. xnf). Файл містить опис модуля, отриманого в рамках пакета фірми Xilinx.

Допоміжні файли зберігають додаткову інформацію про проект. Їхні імена збігаються з ім'ям проекту.

1. ЕЛЕМЕНТИ МОВИ

1.1. Ключові слова й ідентифікатори

Повний перелік ключових слів (Keywords) і ідентифікаторів (Identifires) мови AHDL наведений у табл. 1 і табл. 2 відповідно.

Таблиця 1. Ключові слова

AND ASSERT BEGIN BIDIR BITS BURIED CASE CLIQUE CONNECTED PINS CONSTANT DEFAULTS DEFINE DESIGN DEVICE DIV ELSE ELSIF END FOR

FUNCTION GENERATE GND HELP_ID IF INCLUDE INPUT IS LOG2 MACHINE MOD NAND NODE NOR NOT OF OPTIONS OR OTHERS

OUTPUT PARAMETERS REPORT RETURNS SEGMENTS SEVERITY STATES SUBDESIGN TABLE THEN TITLE TO TRI_STATE_NODE VARIABLE VCC WHEN WITH XNOR XOR

Таблиця 2. Ідентифікатори

CARRY CASCADE CEIL DFFE DFF EXP FLOOR GLOBAL

JKFFE JKFF LATCH MSELL MEMORY OPENDRN SOFT

SRFFE SRFF TFFE TFF TRI USED WIRE X