Асинхронное моделирование

Асинхронный метод моделирования применяется для анализа переходных процессов в логических схемах. В этом методе учитывается время распространения сигналов в элементах и соединительных цепях схемы.

Изменение значений выходных сигналов логического элемента происходит с некоторым запаздыванием по отношению к входным сигналам, которое учитывается задержкой в моделях элементов. Каждый элемент характеризуется некоторой средней задержкой, значение которой может меняться в зависимости от режима работы элемента, комбинации входных сигналов, температуры, отклонения в технологии изготовления элемента и т.д. В зависимости от требуемой степени адекватности моделирования учет задержек производится с той или иной степенью детализации. Задержки в линиях связи весьма малы и обычно не учитываются, однако при моделировании устройств с очень высоким быстродействием учитываются и они.

Временное рассогласование входных сигналов элемента может привести к появлению ложного сигнала на выходе логического элемента. Такая возможность появления ложных сигналов носит название риска сбоя. Если сигналы на выходе схемы для двух смежных наборов входных воздействий остаются одинаковыми, а во время переходного процесса возможно появление ложного сигнала противоположного значения, то такая ситуация называется статическим риском сбоя. Такое временное рассогласование сигналов приводит к появлению на выходе ложного сигнала (рис. 1, а,б.).

Рис. 1, а

X 1
X 2
Y

Рис. 1, б

Рис. 1. Временная диаграмма работы элемента ИЛИ при статическом риске сбоя

Динамический риск сбоя предполагает возможность многократного изменения сигнала на выходе при переходе от входного набора A к набору B, когда выходной сигнал меняется на противоположный (рис..2.). Как видно из рисунка, при переходе от набора A = X ₁ X ₂ X ₃={010} к набору B = X ₁ X ₂ X ₃={101} возникает динамический риск сбоя. Динамический риск сбоя является следствием статического риска сбоя.

X 1
X 2
C 1
X 3
C 2

Рис. 2. Временная диаграмма работы элемента при динамическом риске сбоя

В логических схемах с памятью, т.е. в схемах с обратными связями, под воздействием входных сигналов могут изменить состояние сразу несколько элементов памяти. Окончательное состояние схемы очень часто зависит от очередности переключения элементов памяти. В этих случаях говорят, что в схеме существуют состязания сигналов обратных связей, или просто - состязания сигналов. Если под воздействием входного сигнала схема из одного состояния может перейти в различные состояния в зависимости от задержек в элементах схемы, то в этом случае состязания называют критическими.

Асинхронное моделирование позволяет выявлять риски сбоев и критические состязания.

По сравнению с синхронным, асинхронное моделирование требует выполнения существенно большего количества вычислений. Объем программ также возрастает из-за необходимости моделирования элементов задержек.

Недостатком асинхронного моделирования является существенно большее по сравнению с синхронным время моделирования.

Значительно быстрее риски сбоев и критические состязания могут быть выявлены моделированием логических схем с использованием многозначного представления сигналов.

Более детально сведения о работе схемы могут быть получены при использовании пятизначного моделирования.

В системе автоматизированного проектирования OrCAD применяется пятизначное моделирование для проектирования цифровых устройств. Для того, чтобы убедится в заложенных методах моделирования, на вход цифровых элементов следует подать нестабильные сигналы (то есть подключить к входам цифровых элементов аналоговые источники питания). В данной лабораторной работе рекомендуется использовать три основных источника сигнала: синусоидальный, импульсный и экспоненциальный.