Раздел 2 3 страница

Рисунок 4.2. Условно-графическое обозначение восьмеричного шифратора.

Раздел 5
Рисунок 1.1 Схема генератора.

Рисунок 1.2. Схема измерения усилительных свойств логического инвертора.

Рисунок 1.3. Амплитудно-частотная характеристика инвертора 74LVC1GU04.

Рисунок 2.1. Ёмкостная трёхточка, выполненная на биполярном транзисторе.

Рисунок 2.2. Ёмкостная трёхточка, выполненная на логическом инверторе.

Рисунок 2.3. Схема кварцевого генератора, выполненная на логическом инверторе.

Рисунок 2.4. Схема кварцевого генератора, выполненная на элементе логического "И".

Рисунок 3.1. Схема мультивибратора, выполненная на двух логических инверторах.

Рисунок 3.2. Упрощённая схема мультивибратора.

Рисунок 3.3. Схема генератора, управляемого напряжением.

Рисунок 3.4. Схема мультивибратора с кварцевой стабилизацией частоты.

Рисунок 4.9. а - эквивалентная схема кварцевого резонатора;
б - зависимость сопротивления кварцевого резонатора от частоты.

Рисунок 5.1. Схема укорачивающего одновибратора (ждущего мультивибратора).

Рисунок 5.2. Временные диаграммы укорачивающего одновибратора.

Рисунок 5.3. Схема укорачивающего одновибратора с использованием RC элементов задержки.

Рисунок 5.4. Временные диаграммы укорачивающего одновибратора с использованием RC элементов задержки.

Рисунок 5.5. Схема расширяющего одновибратора (ждущего мультивибратора).

Раздел 6

Рисунок 1.1 Схема простейшего триггера, построенного на инверторах.

Рисунок 2.2 Схема простейшего rs триггера на схемах "2И-НЕ". Входы R и S инверсные (активный уровень'0').

Таблица 2.1. Таблица истинности RS триггера.

R	S	Q(t)	Q(t+1)	Пояснения
				Режим хранения информации R=S=0
				Режим установки единицы S=1
				Режим записи нуля R=1
			*	R=S=1 запрещенная комбинация
			*

Рисунок 2.3. Схема простейшего RS триггера на схемах "ИЛИ". Входы R и S прямые (активный уровень '1').

Рисунок 2.4. Условно-графическое обозначение RS триггера.

Рисунок 2.5. Схема синхронного RS триггера, построенного на элементах "И-НЕ".

Таблица 2.2 Таблица истинности синхронного RS триггера.

С	R	S	Q(t)	Q(t+1)	Пояснения
	x	x			Режим хранения информации
	x	x
					Режим хранения информации
					Режим установки единицы S=1
					Режим записи нуля R=1
				*	R=S=1 запрещенная комбинация
				*

Рисунок 2.6. Условно-графическое обозначение синхронного RS триггера.

Рисунок 3.1. Схема D триггера (защелки).

Рисунок 3.2. Условно-графическое обозначение D триггера (защелки).

Таблица 3.1. Таблица истинности D триггера.

С	D	Q(t)	Q(t+1)	Пояснения
	x			Режим хранения информации
	x
		x		Режим записи информации
		x

Рисунок 3.3 Принципиальная схема D триггера на элементах "2И-НЕ".

Рисунок 3.4. Цоколевка 4-х статических D-триггеров 1533ТМ7 (74ALS75).

Рисунок 3.5. Схема статического D-триггера с дополнительными входами R и S.

Рисунок 3.6. Условно-графическое статического D-триггера с дополнительными входами R и S.

Рисунок 3.7. Схема D триггера, реализованная на КМОП элементах.

Рисунок 3.8. Временная диаграмма статического D триггера (защелки).

Рисунок 4.1. Иллюстрация явления метастабильности

В

Рисунок 4.2. Временные параметры триггера в момент возникновения состояния метастабильности

Таблица 4.3. Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	8400 лет	8.1*109 лет
fc = 40МГц, fd = 10МГц	92 дня	1400 лет
fc = 50МГц, fd = 12МГц	-	2 часа

Рисунок 4.3. Схема снижения вероятности возникновения метастабильного состояния на выходе триггера

Таблица 4.4 Сравнительные характеристики КМОП и Bi-КМОП триггеров

Условия измерения	SN74ACT	SN74ABT
fc = 33МГц, fd = 8МГц	2.62*1028 лет	4.77*1047 лет
fc = 40МГц, fd = 10МГц	3,56*1019 дня	2.18*1034 лет
fc = 50МГц, fd = 12МГц	4.9*1010	1*1021 лет
fc = 67МГц, fd = 16МГц	417 лет	1.28*109 лет
fc = 80МГц, fd = 20МГц	-	2900 лет

Рисунок 5.1. Схема динамического D триггера, работающего по фронту

Рисунок 5.2. Временные диаграммы D триггера

Рисунок 5.3. Условно-графическое обозначение динамического D триггера

Рисунок 5.4. Обозначение динамических входов

Рисунок 5.5 Принципиальная схема одного триггера микросхемы 1533ТМ2

Рисунок 6.1. Схема T триггера, построенная на основе D триггера

Рисунок 6.2. Временные диаграммы T триггера

Рисунок 6.3. Условно-графическое обозначение T триггера

Рисунок 6.4. Схема синхронного T триггера, построенная на основе D триггера

Рисунок 6.5. Временные диаграммы синхронного T триггера

Рисунок 6.6. Условно-графическое обозначение синхронного T триггера

Таблица 7.1. Таблица истинности jk триггера.

С	K	J	Q(t)	Q(t+1)	Пояснения
	x	x			Режим хранения информации
	x	x
					Режим хранения информации
					Режим установки единицы J=1
					Режим записи нуля K=1
					K=J=1 счетный режим триггера

Рисунок 7.1. Внутренняя схема jk триггера

Рисунок 7.2. Условно-графическое обозначение jk триггера

Рисунок 7.3. Схема обнаружения короткого импульса на jk триггере

Рисунок 7.4. Схема ждущего мультивибратора, собранного на jk триггере

Рисунок 7.5. Схема счетного триггера, построенного на jk триггере

Рисунок 8.1. Схема параллельного регистра

Рисунок 8.2. Условно-графическое обозначение параллельного регистра

Рисунок 8.3. Увеличение разрядности параллельного регистра

Рисунок 9.1. Схема последовательного (сдвигового) регистра

Рисунок 9.2. Условно-графическое обозначение последовательного (сдвигового) регистра

Рисунок 9.3. Временная диаграмма работы сдвигового регистра

Рисунок 10.1. Принципиальная схема универсального регистра

Рисунок 10.2. Обозначение универсального регистра на принципиальных схемах

Рисунок 11.1. Реализация счетного T-триггера на универсальном D-триггере

Рисунок 11.2 Временные диаграммы сигналов на входе и выходах T-триггера.

Рисунок 11.3. Схема четырёхразрядного счётчика, построенного на универсальных D-триггерах

Рисунок 11.4 Временная диаграмма четырёхразрядного счётчика

Таблица 11.1. Изменение уровней на выходе суммирующего счётчика при поступлении на его вход импульсов.

номер входного импульса	Q3	Q2	Q1	Q0

Рисунок 11.5. Четырёхразрядный двоичный счётчик.

Рисунок 11.6 Схема четырёхразрядного двоичного вычитающего счётчика, построенного на универсальных D-триггерах.

Рисунок 11.7. Временная диаграмма четырёхразрядного вычитающего счётчика.

Таблица 11.2. Изменение уровней на выходе вычитающего счётчика при поступлении на его вход импульсов.

номер входного импульса	Q3	Q2	Q1	Q0

Рисунок 12.1. Временная диаграмма четырёхразрядного счётчика

Рисунок 12.2 Схема десятичного счётчика, построенного на основе двоичного счётчика

Рисунок 12.3 Принципиальная схема делителя на 1000, построенного на основе трёх двоичных счётчиков

Рисунок 12.4. Схема делителя с переменным коэффициентом деления с максимальным коэффициентом деления 100, построенного на основе двух десятичных счётчиков

Рисунок 13.1. Схема счётчика с возможностью параллельной записи

Рисунок 13.2. Условно-графическое обозначение счётчика с возможностью параллельной записи

Рисунок 13.3 Схема делителя на 1000, построенного на основе трёх двоичных счётчиков с предварительной записью

Рисунок 14.1. Схема кольцевого счетчика.

Временные диаграммы этой схемы приведены на рисунке 14.2.

а)

б)

Рисунок 14.3. Временные диаграммы сигналов 3-разрядного кольцевого синхронного счётчика при правильной (а) и ошибочной (б) работе.

Рисунок 14.4. Схема 2-разрядного счетчика с проверкой правильности его работы.

Рисунок 14.5. Временные диаграммы сигналов на выходах 2-разрядного счетчика счётчика с проверкой правильности его работы.

Рисунок 15.1. Принципиальная схема четырёхразрядного синхронного двоичного счётчика

Рисунок 15.2. Условно-графическое обозначение синхронного счётчика с возможностью параллельной записи

Рисунок 15.3. Принципиальная схема 32-х разрядного синхронного двоичного счётчика

Раздел 7

Рисунок 1.1. Внешний вид цифровой микросхемы малой степени интеграции в DIP-корпусе

Рисунок 1.2. Внешний вид цифровой микросхемы малой степени интеграции в SOT-23 корпусе

Рисунок 1.3. Цоколевка инвертора 1G04 в корпусе SC-70

Рисунок 1.4. Цоколевка логического элемента ""И-НЕ" 1G00 в корпусе SC-70

Рисунок 1.5. Цоколевка D-триггера 1G79 в корпусе SC-70

Рисунок 2.1. Классификация программируемых логических интегральных схем (ПЛИС)

Рисунок 3.1. Обобщенная структура программируемых логических матриц (ПЛМ)

Рисунок 3.2. Представление внутренней структуры схем ПЛМ, принятое в зарубежной литературе

Рисунок 4.1. Обобщенная структура программируемых матриц логики (ПМЛ)

Рисунок 5.1. Пример внутренней схемы CPLD

Рисунок 5.2. Внутренняя схема макроячейки микросхемы CPLD

Рисунок 6.1. Обобщенная структура микросхем FPGA

Рисунок 6.2. Пример внутреннего устройства LUT ПЗУ

Рисунок 6.3. Пример схемы логического блока FPGA микросхемы

Рисунок 6.4. Пример запрограммированного участка FPGA

Раздел 8

Рисунок 1.1. Внешний вид цифровой микросхемы малой степени интеграции в DIP-корпусе

Рисунок 1.2. Внешний вид цифровой микросхемы малой степени интеграции в SOT-23 корпусе

Рисунок 1.3. Цоколевка инвертора 1G04 в корпусе SC-70

Рисунок 1.4. Цоколевка логического элемента ""И-НЕ" 1G00 в корпусе SC-70

Рисунок 1.5. Цоколевка D-триггера 1G79 в корпусе SC-70

Рисунок 2.1. Классификация программируемых логических интегральных схем (ПЛИС)

Рисунок 3.1. Обобщенная структура программируемых логических матриц (ПЛМ)

Рисунок 3.2. Представление внутренней структуры схем ПЛМ, принятое в зарубежной литературе

Рисунок 4.1. Обобщенная структура программируемых матриц логики (ПМЛ)

Рисунок 5.1. Пример внутренней схемы CPLD

Рисунок 5.2. Внутренняя схема макроячейки микросхемы CPLD

Рисунок 6.1. Обобщенная структура микросхем FPGA

Рисунок 6.2. Пример внутреннего устройства LUT ПЗУ

Рисунок 6.3. Пример схемы логического блока FPGA микросхемы

Рисунок 6.4. Пример запрограммированного участка FPGA