Описание тактов и условий переходов

Ti– шины интерфейса находятся в пассивном состоянии. Сигналы на линиях адреса и сигналы статуса имеют неопределенные значения, тристабильные выходы могут находиться в высокоимпедансном состоянии.

При включении или рестарте процессора на шинах интерфейса устанавливается такт Тi. Процессор находится в пассивном состоянии при отсутствии внутреннего запроса процессора на передачу данных. При появлении внутреннего запроса на передачу данных производится переход на такт Т1.

Состояние подтверждения прерывания для процессора также является пассивным состоянием. Это тоже такт Тi, но в состоянии захвата процессор активизирует идентифицирующий выходной сигнал HLDA.

T1 – Первый такт цикла магистрали. На линиях адреса и идентификации цикла устанавливаются достоверные значения, сигнал ADS# активен. После такта Т1 всегда следует такт Т2.

T2 - Второй и последующие такты цикла магистрали. Данные формируются в цикле записи или принимаются в цикле чтения. Проверяется активность сигналов RDY# и BRDY# и наличие внутренних запросов процессора Z и Zp.

При одновременной пассивности сигналов RDY# и BRDY# или активности BRDY# и Zp – такт Т2 повторяется.

При активных сигналах Zp и RDY# или сигналах Z и BRDY# – такт Т2 сменяется тактом Т1.

При одновременной пассивности сигналов Zp и Z, но активности одного из сигналов готовности RDY#или BRDY# – такт Т2сменяется тактом Тi.

Вопросы для самопроверки:

1. Новые сигналы в интерфейсе.

2. Особенности автоконфигурации шины данных.

3. Особенности кодировки циклов.

4. Роль встроенной в процессор кэш-памяти.

5. Организация пакетных циклов.

6. Предназначение сигнала BLAST#.

7. Назначение сигналов RDY# и BRDY#.

8. Использование сигналаBLAST#.