Лекция №4. Архитектурные особенности сигнальных процессоров

Содержание лекции: назначение и типысигнальных процессоров, особенности их архитектуры, методы параллельной обработки.

Цель лекции: изучитьтипы цифровых сигнальных процессоров, научиться понимать и правильно использовать ключевые архитектурные особенности, а также современные методы параллельной обработки сигналов.

Сигнальные процессоры (СП) – это устройства, предназначенные для формирования, преобразования и обработки сигналов информационных и связных систем и сетей в реальном времени. Главная их особенность – обработка больших массивов данных.

Сигнальные процессоры могут выполняться в виде специализированных (непрограммируемых) сверхбольших интегральных схем (СБИС) или как универсальные СБИС. К специализированным процессорам относятся, например, процессор быстрого преобразования Фурье (БПФ), синтезатор частот, кодер и т.д. К универсальным процессорам относятся:

1) логические схемы (ПЛИС – программируемые логические интегральные схемы);

2) программируемые цифровые сигнальные процессоры, иностранная аббревиатура которых DSP (Digital Signal Processor), а отечественная – СП;

3) транспьютеры.

Преимуществом универсальных процессоров перед специализированными является возможность реализации на них разнообразных устройств при относительно невысокой цене кристалла.

К СП по архитектуре и производительности наиболее близки транспьютеры, позволяющие производить обработку больших информационных массивов. Транспьютер имеет процессор с архитектурой RISC (Reduced Instruction Set Computer), т.е. ядро с сокращенным набором команд, быстродействием более миллиона команд в секунду (MIPS) и аппаратными средствами, обеспечивающими параллельные вычисления. Транспьютер содержит четыре высокоскоростных канала связи, которые служат для обмена сообщениями с другими транспьютерами. Эти четыре канала позволяют соединять транспьютеры между собой, организуя различные транспьютерные сети со сложными соединениями.

ПЛИС проще и дешевле СП и транспьютеров, но требуют много периферийных устройств и устройств ввода-вывода.

Наибольшее распространение получили программируемые СП, которые явились результатом развития микропроцессоров, но отличаются от них архитектурой, приспособленной для решения задач цифровой обработки сигналов. Основные требования, предъявляемые к СП:

1) высокое быстродействие;

2) высокая производительность при реализации алгоритмов с большим объемом вычислений в реальном времени.

Эти требования выполняются, благодаря использованию следующих архитектурных особенностей СП:

1) применение гарвардской архитектуры;

2) использование конвейерного режима работы;

3) наличие специального устройства умножения;

4) введение спецкоманд;

5) организация короткого командного цикла.

Гарвардская архитектура позволяет поднять быстродействие и гибкость использования. В классическом варианте она предполагает хранение программ и данных в разных запоминающих устройствах, что позволяет совмещать во времени выборку и исполнение команд. Модифицированная гарвардская архитектура допускает обмен между памятью программ и памятью данных, что расширяет возможности процессора, при этом отпадает необходимость в отдельном постоянном запоминающем устройстве (ПЗУ) для хранения коэффициентов.

Традиционные микропроцессоры имеют неймановскую архитектуру, при которой происходит пошаговое, потактно-последовательное выполнение команд, при этом данные и команды передаются по одной шине.

Примеры гарвардской и неймановской архитектур представлены на рисунке 4.

Рисунок 4

Конвейерный режим используется для сокращения длительности командного цикла. На рисунке 5 показан пример 3-х каскадного конвейерного режима.

N N+1 N+2

N-1 N N+1

N-2 N-1 N

Рисунок 5

Из рисунка 5 видно, что в ходе N-го цикла процессор может одновременно извлекать из памяти N-ю команду, декодировать (N - 1)-ю команду и в то же время выполнять (N - 2)-ю команду.

Операция умножения реализуется в СП аппаратным умножителем-накопителем. Аппаратный умножитель позволяет выполнять операцию умножения за один командный цикл. Например, в процессоре с фиксированной запятой такой умножитель за один такт (обычно 25 нс) принимает два 16-битовых дробных числа, представленных в форме дополнения до двух, и вычисляет их 32-битное произведение.

За счет применения спецкоманд число командных циклов можно резко сократить. Например, команда LTD позволяет выполнить за один цикл три команды: загрузки (LT), задержки (DMOV) и сложения (APAC), а команда MACD позволяет за один командный цикл выполнить четыре команды: загрузки (LT), задержки (DMOV), сложения (APAC) и умножения (MPY).

В таблице 1 представлены временные циклы некоторых СП, выпускаемых американской фирмой Texas Instruments серии TMS320.

Т а б л и ц а 1

Процессор	Время цикла, нс
TMS320C10
TMS320C25
TMS320C30
TMS320C541
TMS320C67*
TMS320C6202

Малость командного цикла делает СП удобным средством решения многих прикладных задач, например, в системах обработки телевизионных изображений. Для повышения вычислительной эффективности СП используются следующие их новейшие архитектуры:

1) SIMD (single instruction, multiple data – одна команда, много данных); в процессорах с такой архитектурой имеется несколько трактов передачи данных и операционных блоков, поэтому команда может передаваться нескольким операционным блокам для обработки блоков данных одновременно, увеличивая число операций, выполняемых за один такт;

2) VLIW (very large instruction word – командные слова сверхбольшой длины); эти слова состоят из нескольких коротких команд, для выполнения которых за один такт требуется несколько операционных блоков, функционирующих параллельно;

3) суперскалярная обработка позволяет выполнять несколько команд за один такт при использовании параллелизма на уровне команд.