Адресное пространство. Разделение адресного пространства (память данных, память команд, УВВ и т.п.)

Адресное пространство определяет число ВОЗМОЖНJ;rIХ отличимых друr от друrа кодовых комбинаций (адресов), KOTOpb1e может вы ать на адресную шину активное устройство. Это, конечно, не означает, что каждой такой комбинации соответствует проrраммно-доступныJi элемент. Адресное пространство определяет лишь потенциальные возможности системы ­ максимальное число проrраммно доступных элементов, которые могут присутствовать в ней. Поэтому адресное пространство можно сравнить с пустым или частично за- ПО.1Ненным помещением библиотеки, в котором можно разместить, например, не более 64К книr. СтаршиЙ двоичный р8ЗРЯД адреса делит адресное пространство на две равные части (рис, 1.8, а), два старших разряда делят ero па четыре равные части (рис. 1.8, б), три старших разряда ­ на восе:.1Ь равных частей (рис. 1.8, в) и т. д. Шестнадцать разрядов адреса делят адресное пространство емкостью 64К на 64К частей по одной ячейке.

Адресное пространство представляет собой упорядоченное множество кодов 0, 1. 2,.... (2ⁿ -­ 1); rде n ­ чнсло aдpecHыx линии. Это множество для наrляднос'rи представляют в виде отрезка числовой оси либо в виде таблицы.

Понятие адресноrо пространства позволяет Har лядно представ- лять размещени" в нем различных проrраммно-доступных объектов, При мер распределения адреСНОI'О пространства микроЭ ВМ ноказан на рнс. 1.9. В адресном пространстве размещены адреса, принадлежащие ОЗУ и ПЗУ. Последние 81(ячеек отведены для адресации реrистров контроллеров, входящих в микроЭВМ, и, возможно, реrистров caMoro процессора, Эта зона в основном свободна. Зона СООО ­ DFFF отведена для расширения адресноrо пространства методом окна, который будет рассмотрен в ­ 1.5. Зона 6000 ­ BFFF не занята. Если процессор обратится в любую незанятую ячеЙку адреСlIоrо пространства, то он не получит oTBeTHoro сиrнала (в «общей шине»­ сиrнала SSYN) и «зависнет». Чтобы состояние зависания не длилось слишком дошо, В процессоре обычно предусматривается схема формировання искусственноrо ответа, которая по истеченин, напри­мер, 1 О мкс принудительно завершает цикл обмена по маrистрали н заставляет процессор перейти к специальной проrрамме реакции на зависание. В ходе выполнення этой проrраммы оператору может быть выдано сообщение в виде печатноrо текста либо выполнены любые друrие действия, определяемые проrраммой.