Буферная память

В вычислительных системах используются подсистемы с различным быстродействием, и в частности с различной скоростью передачи данных. Наиболее эффективно обмен данными между системами с различным быстродействием реализуется при наличии между ними буферной памяти. Схема взаимодействия 2-х систем через буферную память имеет вид:

Данные от подсистем I временно запоминаются в буферной памяти до готовности подсистемы II принять их. Емкость буферной памяти должна быть достаточной хранения тех блоков данных, которые подсистема I формирует между считываниями их подсистемой II. Отличительная особенность буферной памяти – запись данных управлением и быстродействием подсистемы I, а считывание – с быстродействием и под управлением подсистемы II. Такая память представляет собой ЗУ с последовательным доступом, в котором слова считываются в том же порядке, что и записываются, но запись и чтение могут производиться с различными скоростями. Иногда такие ЗУ называют памятью типа FIFO (First in First out – первым вошел, первым вышел). Приведем структурную схему буферной памяти типа FIFO. На кристалле размещены N регистров данных способных хранить n-разрядное слово. Регистры в буферной памяти организованы последовательно. С каждым из n-разрядных регистров связан флажковый триггер, а так же схема управления.

Ввод данных осуществляется при наличии сигнала IR (input ready)- готовность ввода, а вывод при наличии сигнала готовности вывода OR(output ready). Запись данных производится в момент поступления сигнала SI (shift in), а вывод в момент поступления сигнала вывода SO (shift out). Управляющий сигнал R (reset) производит сброс флагов заполненности регистров. При вводе n-разрядного слова под действием сигнала SI оно автоматически передвигается в ближайший к выходу свободный регистр. Состояние регистра данных отображается в соответствующем ему флажковом триггере,,1”,если не содержит, то,,0”. Как только флажок соседнего справа регистра убирается (лог.0), слово данных автоматически сдвигается к выходу. Перед началом работы в буфер подается сигнал R и все флажки сбрасываются (уст. в 0) – считается, что регистры буфера свободны. На выходе IR формируется,,1”, т.е. буфер готов воспринимать данные. При действии сигнала SI входное слово загружается в регистр R1, а управляющий триггер этого регистра устанавливается в состояние,,1”.

На входе IR формируется логический,,0”. Связи между регистрами организованы так, что поступившие в Р1 слово «спонтанно» копируется во всех регистрах данных FIFO и появляется в выходном триггере. Теперь все N регистров буфера заполнены одинаковыми словами, флажковый триггер регистра PN находится в,,1”, а остальные флажковые триггеры сброшены в,,0” при передаче данных в соседние справа регистры. Состояние флажкового триггера PN выведено на линию OR. Процесс ввода может продолжаться до полного заполнения буфера. В этом случае все флажки будут установлены и на линии IR сохраняется,,0”.

При подаче сигнала SO производится восприятие слова, а флажковый триггер N сбрасывается в,,0”. Пояснение,,0” в крайнем правом флаговом регистре приводит к сдвигу информации и выходу, а 0 к началу флаговых регистров по мере сдвига данных вправо.

Очередь часто бывает полезна в качестве буфера между компьютером и периферийным устройством.