Особенности синтеза схем по описаниям на языке VHDL

Между процессами моделирования (имитации поведения схемы) синтеза схем с использованием языка VHDL есть существенные различия. Рассмотрим некоторые из них.

В отличие от системы моделирования система проектирования преобразует проектную информацию в заданный формат. Среди них выделяются широко распространенный формат EDIF, специализированные форматы различных фирм-изготовителей микросхем, а также языки Verilog, VHDL и другие. Формат EDIF является своеобразным стандартом де-факто, он имеется в большинстве современных систем проектирования и может использоваться для обмена информацией. Среди специализированных форматов можно выделить формат XNF фирмы Xilinx, который широко использовался в ранних версиях САПР этой фирмы. При преобразовании исходного модуля в промежуточный текст на языке VHDL обычно осуществляется преобразование в структурные конструкции этого языка, в которых используются схемотехнические особенности используемой элементной базы.

Система моделирования обычно использует все конструкции языка VHDL, в то время, как система проектирования использует не все его возможности. Обычно при синтезе не поддерживаются операции над типом Real (в этом случае при синтезе выдается ошибка), игнорируются ключевое слово After, не поддерживается также ряд других второстепенных конструкций языка. В системах проектирования атрибут event может использоваться только для указания фронтов синхросигналов в условных операторах, преимущественно в операторах if.

В современных системах проектирования для описания схем используется тип std_logic, который заменяет тип bit. Тип std_logic имеет следующие значения:

· 0 – логический ноль;

· 1 – логическая единица;

· U – значение не инициализировано;

· X – неизвестное значение;

· Z – высокое выходное сопротивление;

· W – неизвестное значение при слабом источнике сигнала;

· L – логический ноль при слабом источнике сигнала;

· H – логическая единица при слабом источнике сигнала;

· ‘-‘– неопределенное значение.