Аппаратная реализация преобразователя с использованием элементов М2 и ИЛИ

На рис.4.22 представлена схема преобразователя двоичного кода в дополнительный

Рис.4.22 Преобразователь двоичного кода в дополнительный

По сравнению с арифметическим алгоритмом аппаратные затраты на реализацию логического алгоритма существенно меньше, а по быстродействию данная КЛС на порядок выше, так как выдает преобразованный код с запаздыванием равным: t =(N-1)t_или .

4.7 Синтез КЛС для выполнения операции сравнения N – разрядных двоичных кодов.

Наиболее распространенные операции отношения A>B,A<B, A=B. Проверка отношений типа равенства или неравенства для сравниваемых кодов А и В может выполняться с использованием параллельных или последовательных алгоритмов. Рассмотрим последовательный алгоритм, который дает наиболее простое решение. Таблица истинности для сравнения одноразрядных кодов может быть записана в виде:

A1	B1	H1
0

Для двухразрядных кодов: (A₂ A₁ >B₂ B₁) таблица истинности (табл.4.10) имеет вид:

Таблица 4.10

10 эквивалент	A2	A1	B2	B1	H1

A2, A1
00 01 11 10
	B2,B1

Распространив подход к определению функции Н₂ для проверки отношения A₂ A₁ >B₂ B₁ на случай сравнения трехбитных кодов A₃A₂A₁ > B₃B₂B₁, запишем:

Последовательный алгоритм проверки отношения ‘>’ для сравниваемых n-разрядных кодов может быть записан в виде:

Это выражение будет конечным условием формирования отношения:

A_i> B_i i=1,2,….,n

Если в качестве элементной базы для реализации выражения используются элементы И-НЕ, то для сравнения кодов с произвольным числом разрядов i преобразуем выражение к виду:

(4.3)

Схемная реализация алгоритма имеет вид (рис.4.23):

Рис.4.23 Схема сравнения вида A_i> B_i

Если условно принять запаздывание в элементе сравнения больше чем t_>, то суммарное запаздывание может быть вычислено в соответствии со схемной реализацией этого отношения для n – разрядных кодов.

t_Sпос. =Nt_>

Рис.4.24 Схема последовательного сравнения кодов.

Суммарное запаздывание в схеме последовательного сравнения n – разрядных кодов (рис.4.24) не позволяет исполнить данную реализацию в быстродействующих КЛС. Альтернативой данному подходу может служить вариант параллельного сравнения кодов, требующий алгоритма вида:

Если сохранить в качестве элементной базы элементы И –НЕ, то выражение может быть реализовано при параллельной подаче на входы схемы N – разрядных сравниваемых кодов (рис.4.25):.

Организация параллельного сравнения N – разрядных кодов повышает быстродействие схемы на величину, зависящую от разрядности сравниваемых кодов с использованием суммарного критерия аппаратных затрат и быстродействия предпочтительно использование алгоритма (4.4). При увеличении разрядности кодов А и В, тот же критерий отдает предпочтение алгоритму (4.3).

Рис.4.25 Схема параллельного сравнения кодов.