Пирамидальные дешифраторы

Источником входной информации для пирамидальных дешифраторов являются параллельные и последовательные регистры, в последнем случае циклические, формирующие, как правило, входные слова в виде параллельного кода, отображаемого потенциальными сигналами. Управляющая информация, представленная здесь символами S, является импульсной и, начиная с выходов S₂, преобразуется в выходную информацию дешифратора. Оценим аппаратные затраты пирамидального дешифратора: количество схем И, входящих в D_n, можно описать как , где n – разрядность входного слова. Суммарное число входов в элементах D_n оценивается как .

Спроектируем пирамидальный дешифратор для n=3:

Пусть слово: тогда получим сигнал на выходе y₄.

Пусть слово: тогда получим сигнал на выходе y₇.

Схемы дешифраторов выполняют двойную роль в цифровых системах: с одной стороны они используются для преобразования параллельных кодов в управляющие сигналы, которые осуществляют адресную выборку информации; с другой стороны они могут выполнять роль мультиплексора, распределяющего входную информацию по выбранным каналам.

Вопросы самоконтроля знаний по материалам главы 6

1. Структура МП САУ ОМТ.

2. Классификация интерфейса МП САУ ОМТ.

3. Элементы алгебры логики для синтеза комбинационных логических

схем (КЛС). Таблица множества логических функций двух переменных.

4. Логические связки для основных операций алгебры логики.

5. Основные законы алгебры логики и следствия этих законов.

6. Нормальные формы представления логических функций.

7. Алгоритмы синтеза КЛС по заданным критериям.

8. Блок-схема алгоритма синтеза КЛС.

9. Аналитическая минимизация нормальных форм логических функций.

10. Метод карт Карно. Теорема склеивания минтермов.

11. Последовательность минимизации логических функций с помощью матроц Карно.

12. Обоснование выбора элементной базы для синтезируемой схемы.

13. Синтез специализированных КЛС для микропроцессорных устройств.

14. Контроль правильности обмена информацией между логическими

устройствами.

15. Реализация функции нечетности для многоразрядных двоичных кодов.

16. Синтез элементов интерфейса микропроцессорных систем.

17. Синтез преобразователя угол – код.

18. Аппаратная реализация алгоритма преобразования кода Грея в

двоичный код.

19. Синтез преобразователя простого двоичного кода в циклический.

20. Синтез преобразователя двоичного кода в дополнительный код.

21. Прямой код арифметических данных.

22. Арифметический алгоритм образования дополнительного кода.

23. Логический алгоритм образования дополнительного кода.

24. Алгоритм преобразования двоичного кода в дополнительный.

25. Аппаратная реализация преобразователя двоичного кода в

дополнительный.

26. Синтез схема сравнения кодов.

27. Аппаратная реализация схемы сравнения кодов.

28. Реализация на КЛС функций дешифратора.

29. Помехоустойчивость линейных дешифраторов.

30. Синхронизация КЛС.

31. Пирамидальные дешифраторы.

32. Синтез преобразователей арифметической информации в операционных устройствах микропроцессоров. Одноразрядный двоичный сумматор.

33. Последовательный n-разрядный двоичный сумматор на базе

одноразрядного двоичного сумматора (ОДС).

34. Схемная реализация последовательного сумматора на базе ОДС.

35. Многоразрядные комбинационные сумматоры (МКС). МКС до-

полнительных кодов.

36. Преобразователь прямого кода в дополнительный.

37. Связь прямого и дополнительного кодов арифметических данных.

38. Циклический многоразрядный сумматор обратных кодов.

39. Последовательностные схемы микропроцессорных систем. Синтез

асинхронных элементов памяти.

40. Синхронный RS – триггер.

41. Интегральный D – триггер.

42. Счетный T – триггер: асинхронный и синхронный.

43. Комбинированный RS – триггер.

44. Универсальные запоминающие элементы. Синхронный JK – триггер.

45. Двухступенчатый синхронный универсальный JK-триггер.

46. Синтез элементов памяти и оценка их установившихся и устойчивых

состояний.

47. Типовые устройства микропроцессорных систем. Параллельные

регистры.

48. Использование парафазного кода в параллельных регистрах.

49. Прямой и обратный парафазные коды.

50. Выполнение на параллельных регистрах микропроцессоров логических

операций (дизъюнкция).

51. Маскирование параллельного кода для выделения его части по

семантическому признаку.

52. Сравнение двоичных кодов на параллельных регистрах.

53. Последовательные регистры. Регистры сдвига.

54. Операция сдвиг для парафазного кода. Циклический односторонний

сдвиг в регистре на JK –триггерах.

55. Реверсный регистр сдвига на универсальных элементах памяти.

56. Счетные схемы двойного назначения. Инкрементные

асинхронные счетчики.

57. Временные диаграммы асинхронных счетчиков.