В схемах, де реалізуються ланки додатного зворотного зв’язку тільки за постійною складовою сигналу, забезпечується реалізація бістабільних сигналів. Такі схеми володіють запам’ятовуючими властивостями і в електроніці використовуються в якості елементів статичної пам’яті.
Аналогічно, як і в схемі одно вібратора, в даній схемі в обидвох плечах використовується ланка RбС, що забезпечують зв'язок між каскадами за постійним струмом, а конденсатори формують фронти комутуючих імпульсів. При ввімкненні схеми, стан вихідних сигналів не має однозначного визначення і залежить від флуктуаційних струмів у базових колах транзисторів VT1, VT2. якщо потенціал бази VT1 є вищим, то і струм колектора VT1 також більший, а потенціал колектора VT1 починає наближатись до нуля. Таке зменшення потенціалу VT1 приводить до зменшення потенціалу бази VT2, а відповідно і до закривання VT2. в цьому випадку на виході VT1 сигнал приймає значення логічного нуля, а на виході Uвих2 на VT2 – логічної одиниці. Такий стан може зберігатись як завгодно довго, аж до виключення схеми. Для надійного закривання (роботи) можна використати джерело від’ємного зміщення – Uзм. Для переведення схеми в протилежний стан на базу VT2 через діод VD2 подається логічний сигнал високого рівня Uвх2, тоді транзистор VT2 відкривається, потенціал його колектора зменшується до нуля, що приводить до закривання транзистора VT1. відповідно одержимо, що сигнал на Uвих1 рівний логічній одиниці, а сигнал на Uвих2 рівний логічному нулю. В цифровій техніці вихід 1 позначається Q, а вихід 2 - 
, вхід 1 – R, вхід 2 – S. Такий тригер називається RS- тригером. S – вхід установки, R – вхід обнулення, Q – прямий вихід, - інверсний вихід. Умовно можна використати умовне позначення.
Якщо на вхід падають імпульсні сигнали, а не фіксовані потенціали, то об’єднавши RC входи можна одержати лічильний тригер, що змінює вихідний стан на протилежний за кожним вхідним імпульсом і має здатність таким чином при каскадуванні підраховувати кількість вхідних імпульсів. В потенційних тригерах, що керуються фіксованим значенням потенціалів а не перепадів сигналів, одночасна передача на S і R входи логічної одиниці є забороненою.
