Тема лекции 8. Однокристальные 16-разрядные МП. Структурная схема i 8086. Циклы шины процессора. Типы прерываний. Система команд МП

К 16- разрядным МП первого поколения принадлежат МП i8086. МП выполняет операции над 8- и 16-разрядными данными и имеет встроенные аппаратные средства умножения и деления. МП i8086 имеет внутреннее СОЗУ 14 х 16 байт. Шина адреса является 20-разрядной, что позволяет непосредственно адресовать 1 Мбайт памяти.

МП i8086 работает в двух режимах. Вминимальном режиме, используемом для построения однопроцессорных МПС. В максимальном режиме, используемом для построения мультипроцессорных систем.

Структурная схема МП i8086. В МП i8086 применена конвейерная архитектура, которая позволяет совмещать во времени циклы исполнения и выборки из памяти кодов последующих команд.

Структурная схема МП i8086 показана на рис. 8.1. Операционное устройство выполняет команду, а шинный интерфейс осуществляет взаимодействие с внешней шиной – выставляет адреса, считывает коды команд и операнды, записывает результаты вычислений в память или устройства ввода и вывода.

Рис. 8.1. Структурная схема микропроцессора i8086

Операционное устройство состоит из РОН, предназначенных для хранения промежуточных результатов вычислений – данных и адресов; АЛУ с буферными регистрами; Регистра флагов; схемы управления и синхронизации (СУ и С), которая дешифрирует коды команд и генерирует управляющие сигналыдля всех блоков схемы МП.

Шинный интерфейс состоит из шестибайтнойрегистровой памяти, которая называется очередью команд, четырех сегментных регистров: CS, DS, ES, SS; указатели команд IP, сумматора, а также вспомогательных регистров связи и буферных схем шин адреса и данных.

В данном МП применена впервые конвейерная архитектура, котораяпозволяет совмещать во времени циклы исполнения и выборки из памяти кодов последующих команд. Это достигается паралельной работой двух сравнительно

независимых устройств – операционного устройства и шинного интерфейса.

Операционное устройство выполняет команду, а шинный интерфейс осуществляет взаимодействиес внешней шиной – выставляет адреса, считывает коды команд и операнды, записывает результаты вычислений в память или устройства ввода/вывода.

Операционное устройство состоит из РОН, предназначенных для хранения промежуточных результатов вычислений – данных адресов; АЛУ с буферными регистрами; регистр флагов; схемы управления и синхронизации, которая дешифрирует коды клманд и генерирует управляющие сигналы для всех блоков МП.

Шинный интерфейс состоит из шестибайтной регистровой памяти, которая называется очередью команд, четырех сегментных регистров: CS, DS, ES, SS, указателя команд IP, сумматора. А также вспомогательных регистров связи и буферных схем шин адреса/данных.

Линий ST2-ST0 – выходы сигналов состояния- идентифицирует тип цикла шины, который выполняется в соответствии с табл. 8.1.

Таблица 8.1.

Линий	состояния		Типы цикла шины
ST2	ST1	ST0
			ПОДТВЕРЖДЕНИЕ ПРЕРЫВАНИЯ (INTA)
			ВВОД (чтение внешнего устройства)
			ВЫВОД (запись во внешнее устройство)
			ОСТАНОВ
			ВЫБОРКА КОМАНДЫ
			ЧТЕНИЕ ИЗ ПАМЯТИ
			ЗАПИСЬ В ПАМЯТЬ
			Цикла шины нет

Циклом шины называют обращение к ячейке памяти или внешнему устройству. Это определение совпадает с определением машинного цикла для 8-разрядных МП. Однако в 16-разрядных процессорах цикл шины может инициировать не толькоМП, но и арифметический соопроцессор i8087 или специализированный процессор вводв/вывода. Начало цикла определяется переходом линий состояния ST2-ST0 из пассивного состояния (111) в активное, а конец обратным переходом в пассивное состояние. Сигналы ST2-ST0 подаются на входы контроллера шины i8288, который дешифрирует их и формирует сигналы управление системной шиной.

Сигналы ST3, ST4 определяют, какой сегментный регистр используется в данном машинном цикле(см. табл. 8.2).

Таблица 8.2.

ST4	ST3	Сегментный регистр
		ES
		SS
		CS
		DS

Сигналы QS1, QS2 определяет операцию над очередью команд в соответствии с табл. 8.3.

Таблица 8.3.

QS1	QS2	Операции над очередью
		Операции нет, в последнем такте не было выборки из очереди
		Из очереди выбран первый байт команды
		Очередь пуста
		Из очереди выбран следующий байт команды

Прерывания делятся на внешние аппаратные и внутренние. Запросы прерываний IRQ внешних аппаратных прерываний оступают в ситему прерываний или на линию немаскированного прерывания NMI МП. Система прерывания формирует сигнал INTR маскированного прерывания МП.

Рис. 8.2. Типы прерываний

Типы прерываний показаны на рис. 8.2. Внутренние прерывания процессора разделяют на программные и аппаратные. Источниками внутренних программных прерываний (см. рис. 8.2.) являются: ошибка деления (тип 0); пошаговый режим (тип 1); команда INTO (тип 4).

Внутренние программные прерывания INT n и INT 3 выполняются по команде прерывания и разрешают вызывать подпрограммы обработки прерываний.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Принцип организации и архитектура микропроцессора i8086?

2. Отличие микропроцессора i8086 от микропроцессор i8080?

3. Состав микропроцессора микропроцессор i8086?

4. Какие типы машиных циклов существует?

5. Какие типы прерывания существует?

6. Какие сегментные регистры используются микропроцессором i8086?

Тема лекции 9. Построение модуля центрального процессора Построение модуля центрального процессора на базе i 8086 и схема подключения ОЗУ и ПЗУ. Буферный регистр. Шинные формирователи.

Микропроцессорная система состоит из трех основных блоков: микропроцессора МП, устройства сопряжения с объектом УСО и объекта управления (см. рис. 9.1.).

Рис. 9.1. Микропроцессорная система

Основным и центральным блоком МПС является ядро МПС в составе самого МП и шинных формирователей, которые обеспечивает согласование нагрузок в МПС (см. рис. 9.2).

Рис. 9.2. Схема модуля центрального процессора

Напомним, что по техническим условиям эксплуатации нагрузочная способность выводов МП не должна превышать нагрузки одного входа элемента ТТЛ. Такая низкая нагрузочная способность выводов микропроцессора объясняется стремлением уменьшить величину тока, протекающего через транзисторы кристалла микропроцессора, и связанную с ним выделяемую тепловую энергию. Увеличение нагрузочной способности выводов микропроцессора неизбежно потребовало бы использования транзисторов большей мощности. Это привело бы, во-первых, к увеличению их количества и, во-вторых, к повышению температуры кристалла.

Для построения модуля ЦП необходимо обеспечить синхронизацию работы системы и согласование работы с ЦП с системной шиной. Для синхронизации используется внешний генератор схема которого приведена на рис. 9.3.

Рис. 9.3. Условное обозначение внешнего генератора

Для согласования нагрузки различных устройств ипользуется буферные регисты структура которых показана на рис. 9.4., которые служит основой шинных формирователей.

Рис. 9.4. Структурная схема буферного регистра

Однако практические задачи, решаемые МС, требуют подключения памяти, дешифраторов, связных адаптеров и т.д., что значительно превышает допустимую нагрузку выводов микропроцессора. Поэтому для увеличения нагрузочной способности микропроцессора в шины адреса и данных встраивают специальные буферы, выполненные на ИС, которые называются шинными формирователями (ШФ). Наиболее распространенными являются четырехразрядные ШФ К589АП16, К589АП26 и восьмиразрядные ШФ К580ВА86 и К580ВА87 (см. рис. 9.5)

Рис. 9.5. Условные обозначение шинных формирователей

С точки зрения разрядности предпочтение следует отдать ШФ серии К580.. Корпус 8-разрядного ШФ К580ВА86 имеет информационные выводы А0-А7 и В0-В7, вывод Т, логическое содержание которого определяет направление передачи информации, и вывод OE (выборки кристалла).

Формирование шины адреса системы. Шина адреса МС на базе микропроцессора i 8086 является однонаправленной 20-разрядной. Поэтому для ее буферирования необходимо использовать три корпуса ИС К580ВА86. На рис. 9.6 показана схема включения трех ШФ для образования ША системы.

Рис. 9.6. Функциональная схема модуля центрального процессора

Поскольку направление передачи в ША системы происходит в одном направлении, а выводы канала А шинного формирователя предпочтительно подключить к микропроцессору, то ШФ должен быть включен в режим для передачи данных из канала А в канал В, для чего на вывод Т необходимо подать сигнал высокого уровня. Это достигается подключением к выводу Т источника питания +5В через резистор 1 кОм. Вывод ВК формирователей можно объединить и подключить к общему выводу платы.

В том случае, если в системе предусматривается использовать режим ПДП, в котором необходимо отключать шину адреса от микропроцессора при наличии сигнала высокого уровня ПЗХ, то этот сигнал можно использовать для перевода ШФ в выключенное состояние. Для этого сигнал ПЗХ микропроцессора нужно подключить к выводу ВК формирователя через любой логический элемент, обеспечивающий большую нагрузочную способность.

Формирование шины данных системы

Шина данных системы служит для передачи 16-разрядных данных в двух направлениях: от МП к ВУ и в обратном направлении. Поэтому буфер шины данных, реализованный на двух микросхемах К580ВА86, должен иметь возможность переключения направления передачи данных. Для этой цели удобно использовать сигналы микропроцессора ПМ - прием и ВД - запись. В режиме приема высоким уровнем сигнала ПМ формирователь обеспечивает передачу данных из канала В и шины данных в микропроцессор. В режиме записи низким уровнем сигнала ПМ на входе Т формирователь изменит направление передачи данных, и данные будут передаваться от микропроцессора в шину данных системы. В режиме захвата высоким уровнем сигнала ПЗХ на входе ВК формирователя любые передачи будут блокированы.

Формирование системной шины управления. Микропроцессорная система может содержать значительное количество внешних устройств. Для обмена данными между ними все ВУ подключаются к общей системной шине данных и системной адресной шине. Для четкого взаимодействия микропроцессора и ВУ необходимы специальные управляющие сигналы, составляющие системную шину управления. Для управления процессом обмена данными с ВУ микропроцессор имеет только два сигнала управления: ПМ - прием и ВД - запись. Этих сигналов явно недостаточно, поэтому сигналы системной шины управления формируются специальной схемой с использованием управляющих сигналов ПМ и ВД и байта «слова состояния» микропроцессора.

Напомним, что в такте Т1 каждого цикла микропроцессор выдает на свою ШД одновременно с синхронизирующим сигналом С байт «слова состояния» МП, которое в такте Т2 записывается во внешний регистр, чтобы его можно было использовать в течение всего машинного цикла. Разряды байта состояния микропроцессора, записанные в регистр, используются далее для формирования управляющих сигналов системной шины управления.

Основная литература: 4 [182-199], 7 [51-82]

Дополнительная литература: 9 [236-283], 10 [35-61]

Контрольные вопросы:

1. Определение и состав МПС управления объектом?

2. Перечислите состав центрального МП блока на базе МП i8086?

3. Основная функция шинных формирователей?

4. Основная функция фнешнего генератора?

5. Отличие ШФ для шины адреса и шины данных?

6. Основные функции выполняемые буферным регистром?