Четырехразрядная микропроцессорная секция (ЦПЭ) К1804ВС1

ЦПЭ предназначен для арифметико-логической обработки данных и временного хранения операндов и результатов вычислений во внутренней регистровой памяти. Секционная структура ЦПЭ позволяет путем объединения нескольких секций строить операционные блоки процессоров с разрядностью, кратной четырем. Структурная схема секции ЦПЭ (рис. 3.1) содержит четыре основных блока: блок АЛУ, блок внутренней памяти (регистровое ЗУ), блок регистра Q и блок управления.

ЦПЭ управляется операционным полем микрокоманды (рис. 3.2). Оно содержит 9-разрядный микрокод управления блоком АЛУ (разряды I8–I0), 4‑разрядное поле данных D текущей микрокоманды, два 4-разрядных адресных поля А и В, определяющих регистры регистрового ЗУ, которые используются в текущей операции, а также необязательные дополнительные поля, наличие которых определяет непосредственно пользователь. В число таких полей, например, могут входить входной перенос С0, поле ОЕ, управляющее разрешением вывода информации с выхода ЦПЭ на выходную шину данных Y и другие. 9-разрядный микрокод управления блоком АЛУ определяет, какую операцию необходимо выполнить в текущей микрокоманде (микрокод I5 I4 I3), где размещаются операнды выполняемой операции (микрокод I2 I1 I0) и куда помещается результат (микрокод I8 I7 I6). Кодировка этих полей микрокоманды рассматривается ниже при описании блока АЛУ.

Арифметико-логический блок содержит четырехразрядное АЛУ, селектор источников входных данных и селектор выходных данных. АЛУ выполняет простейшие арифметические и поразрядные логические операции и формирует четыре признака результата: перенос из старшего разряда С4, переполнение OVR, знак результата F3 и признак нулевого результата Z. С помощью признака переполнения OVR контролируется правильность выполнения операций над знаковыми числами: если числа представлены со знаками, то при OVR=1 искажается знаковый разряд, т. е. результат оказывается ошибочным. Признаки результата в большинстве случаев запоминаются в специальном внешнем регистре состояния и используются при реализации условных переходов в микропрограммах. При выполнении операций АЛУ также формируются сигналы генерации G и распространения Р переноса из АЛУ, необходимые для организации ускоренного переноса в многоразрядном процессоре, построенном из нескольких секций ЦПЭ.

Арифметические операции в АЛУ выполняются с учетом значения входного переноса С₀ по правилам дополнительного кода. Логические операции реализуются поразрядно. Выполняемая АЛУ операция определяется набором управляющих сигналов, формируемых дешифратором блока управления ЦПЭ из сигналов I5 I4 I3 микрокоманды (табл. 3.1). За 1 тактовый синхроимпульс над входными данными в АЛУ может быть выполнена некоторая операция и полученный результат записан в регистровое ЗУ без сдвига или со сдвигом вправо или влево на один разряд.

На входы R и S АЛУ операнды могут поступать от пяти возможных источников входных данных. В качестве последних могут выступать константа «0», содержимое буферных регистров А и В блока регистрового ЗУ, содержимое регистра Q и входные данные D0 — D3. Выбор источников операндов, подключаемых к входам R и S АЛУ, осуществляет мультиплексор, управляемый полем I2 I1 I0 кода микрокоманды (табл. 3.2).

Таблица 3.2

Двоичный код, определяющий выбор источников операндов	Источник операнда
I2	I1	I0	R	S
			A	Q
			A	B
				Q
				B
				A
			D	A
			D	Q
			D

П р и м е ч а н и я:

A — содержимое РОН, определяемого адресом A;

B — содержимое РОН, определяемого адресом B;

Q — содержимое дополнительного регистра Q;

D — значение данных, поступающих на информационные входы ЦПЭ;

0 — константа «логический нуль».

В тех случаях, когда на вход D информация поступает от нескольких источников, одним из которых является константа, возникает необходимость коммутации этих источников с помощью внешнего мультиплексора. Для хранения константы в микрокоманде обычно выделяется специальное поле. Число разрядов этого поля равно разрядности обрабатываемых данных (отдельные четверки разрядов 4 n -разрядного поля константы D подаются в соответствующие секции ЦПЭ). Управление коммутированием источников входных данных (рис. 3.3) осуществляется разрядами дополнительного поля микрокоманды, которые подключаются к адресным входам мультиплексора.

С выхода АЛУ результат выполненной операции подается на селектор выходных данных. На второй вход селектора информация поступает с выхода буферного регистра А, минуя АЛУ. Информация с выхода селектора через управляемые усилители передается на выходную трехстабильную шину Y ЦПЭ. Управляет селектором выходных данных поле I8 I7 I6 микрокоманды.

Внутри ЦПЭ приемником результата операции, выполненной в АЛУ, может быть регистр блока РОН, адресуемый полем В микрокоманды, или регистр Q. Информация с выхода АЛУ может быть либо непосредственно записана в регистровое ЗУ, либо перед записью сдвинута влево или вправо на один разряд, что соответствует выполнению операций вида 2F или F/2. В табл. 3.3 в зависимости от кода I8 I7 I6 микрокоманды представлен механизм загрузки результата выполненной в АЛУ операции в один из регистров блока РОН или в дополнительный регистр Q со сдвигом или без сдвига.

Таблица 3.3

Двоичный код, задающий приемник результата	Регистровое ЗУ	Регистр Q	Выход Y ЦПЭ
I8	I7	I6	Сдвиг	Загрузка	Сдвиг	Загрузка
			–	–	–	F → Q	F
			–	–	–	–	F
			–	F → B	–	–	A
			–	F → B	–	–	F
			Вправо	F/2 → B	Вправо	Q/2 → Q	F
			Вправо	F/2 → B		–	F
			Влево	2F → B	Влево	2Q → Q	F
			Влево	2F → B		–	F

П р и м е ч а н и я:

F — выход АЛУ;

А — выход регистра, адресуемого полем А;

В — имя (номер) регистра, адресуемого полем В;

– — отсутствие операции сдвига или загрузки.

Операции сдвига вправо или влево выходной информации АЛУ реализуются с помощью сдвигателя данных, выполненного в виде мультиплексора на входе регистрового ЗУ. Мультиплексор осуществляет либо прямую передачу данных из АЛУ в регистровое ЗУ, либо передачу данных со сдвигом влево или вправо. Особенностью МП К1804ВС1 является то, что в нем выдвигаемые при сдвигах биты не фиксируются во флаге переноса С. Это связано с тем, что сдвиговые операции в данном МП реализуются вне АЛУ. Способы записи информации с выхода АЛУ через мультиплексор в регистровое ЗУ показаны на рис 3.4.

Блок внутренней памяти состоит из регистрового ЗУ емкостью шестнадцать 4-разрядных РОН со схемами записи и считывания, двух буферных регистров А и В, хранящих содержимое регистров, адресуемых одноименными входами А и В, и регистра сдвигателя на входе регистрового ЗУ. Адресная информация (4-разрядные коды А и В), определяет адресуемые в текущей микрокоманде регистры блока РОН. Эта информация содержится в одноименных полях операционного поля микрокоманды, управляющей работой ЦПЭ. Запись в регистровое ЗУ возможна только по адресу В.

из АЛУ из АЛУ

F3 F2 F1 F0 F3 F2 F1 F0

PR3 ○ ○ ○ ○ PR0 PR3 ○ ○ ○ ○ PR0

○ ○ ○ ○

○ ○ ○ ○ Выход ○ ○ ○ ○ Вход

в РЗУ в РЗУ

а) Запись в РЗУ без сдвига б) Запись в РЗУ со сдвигом влево

из АЛУ

F3 F2 F1 F0

PR3 ○ ○ ○ ○ PR0

○ ○

○ ○ ○ ○

в РЗУ

Рис. 3.4 Способы записи информации с выхода АЛУ в регистровое ЗУ: а) без сдвига (непосредственная запись); б) со сдвигом влево на один разряд; в) со сдвигом вправо на один разряд

Чтение и запись в регистровое ЗУ разнесены во времени. Чтение данных из ЗУ происходит при единичном логическом уровне тактового синхроимпульса. При чтении вход регистрового ЗУ отключается от сдвигателя, и регистровое ЗУ не реагирует на входную информацию. Запись в ЗУ осуществляется при нулевом логическом уровне тактового синхроимпульса, при этом выход регистрового ЗУ отключается от входов буферных регистров А и В, которые продолжают хранить ранее записанную информацию. Двунаправленные входы/выходы сдвигателя PR0 и PR3 в зависимости от направления сдвига служат входом или выходом, через которые производится запись в освобождающийся при сдвиге разряд и выдача содержимого выдвигаемого разряда. При объединении нескольких секций ЦПЭ вывод PR3 младшей (i – 1)-й секции должен быть соединен с выводом PR0 старшей i -й секции.

Блок регистра Q состоит из дополнительного 4-разрядного регистра Q и отдельного сдвигателя, позволяющего сдвигать содержимое регистра Q влево или вправо на один разряд. Управление блоком регистра Q осуществляется разрядами поля микрокоманды I8 I7 I6 (табл. 3.3). На вход регистра Q могут поступать либо результат операции АЛУ, либо данные с выхода собственного сдвигателя. Операции сдвига содержимого регистра Q производятся параллельно с операциями сдвига в регистровом ЗУ.

Блок управления (рис. 3.1) формирует сигналы управления работой секции ЦПЭ. В его состав входят три дешифратора, с помощью которых микрокод I8 – I0 преобразуется в набор сигналов, обеспечивающих выполнение требуемой операции (разряды I5 I4 I3), выбор источников операндов выполняемой операции (разряды I2 I1 I0) и выбор приемника результата (разряды I8 I7 I6).

Объединение секций ЦПЭ в операционном устройстве 4 n -разрядного процессора. Для построения 4 n -разрядного процессора необходимо соединить цепи межразрядных переносов n секций ЦПЭ и объединить их общей шиной микропрограммного управления. При этом требуется решить, по крайней мере, три задачи:

– обеспечить малое время задержки распространения волны переносов, поступающих на вход С0 микропроцессорных секций, при выполнении арифметических операций;

– реализовать цепи передачи межсекционных переносов сдвиговых операций;

– сформировать признаки результата операций 4 n -разрядного процессора.

При последовательном соединении секций, когда выход С4 младшей секции подключается к входу С0 следующей секции, задержки распространения волны последовательных переносов могут оказаться значительными и существенно повлиять на быстродействие операционного устройства в целом. Для уменьшения задержки в формировании и передачи переносов используют специальные схемы ускоренного переноса, например, БИС К1804ВР1. Одна схема К1804ВР1 позволяет организовать параллельные цепи переноса в операционном блоке, содержащем до четырех 4-разрядных секций ЦПЭ. При разрядности процессора больше 16 необходимо использовать каскадное включение БИС К1804ВР1. В качестве сигналов, необходимых для формирования ускоренных переносов, используются сигналы с выходов P и G микропроцессорных секций К1804ВС1.

Другая задача, решаемая при объединении микропроцессорных секций, состоит в построении цепей передачи переносов при выполнении сдвиговых операций. При сдвиге вправо биты младших разрядов, выдвигаемые из старших секций на выходы PR0 и PQ0, должны передаваться на входы PR3 и PQ3 следующих младших секций для ввода их в освобождающиеся при сдвиге старшие разряды регистров. При сдвиге влево на выходы PR3 и PQ3 выдвигаются биты старших разрядов секции, которые должны вдвигаться через входы PR0 и PQ0 в освобождающиеся при сдвиге младшие разряды регистров старших секций. Следовательно, при объединении микропроцессорных секций необходимо обеспечить соединение выводов PR3 и PQ3 младшей секции с выводами PR0 и PQ0 старшей секции, при этом свободными оказываются выводы PR3 и PQ3 старшей секции и выводы PR0 и PQ0 младшей секции. Для организации различных типов сдвигов (логических, арифметических, вправо, влево, циклических, одинарной или двойной длины) каждый тип сдвига требует определенного соединения свободных выводов младшей и старшей секций 4 n ‑разрядного операционного блока (при организации циклических сдвигов) или подачи на свободные выводы определенных сигналов (при организации других типов сдвигов). Такое соединение свободных выводов секций ЦПЭ может быть выполнено с помощью мультиплексоров, управляемых сигналами, задаваемыми в специальном (дополнительном) поле микрокоманды.

Третьей задачей, решаемой при построении многоразрядного секционного операционного блока, является формирование слова состояния программы — признаков результата операции, выполненной 4 n -разрядным процессором. Для формирования признака нуля Z секционного микропроцессора необходимо объединить выводы Z секций и подключить их через резистор к источнику питания. В качестве признаков С4, OVR и F3 используются одноименные признаки, формируемые на выходах старшей микропроцессорной секции. Выходы признаков остальных секций остаются неиспользованными.