Организация микропроцессоров с фиксированными разрядностью и списком команд

Особенности микропроцессоров этого класса рассмотрим на примере однокристального 8-разрядного МП КР580ВМ80А с фиксированной системой команд без возможности аппаратного наращивания разрядности. Буква Р в аббревиатуре названия МП указывает, что БИС МП размещается в пластмас­совом корпусе. Структурная схема МП КР580ВМ80А (рис. 2.1) содержит следующие функциональные блоки: блок АЛУ, блок регистров РОН со схемой выборки регистра и выходным мультиплексором, блок синхронизации и управления (БСУ), буферы адресов (БА) и данных (БД).

Блок АЛУ обеспечивает выполнение арифметических и поразрядных логических операций, а также операций циклического сдвига. В состав этого блока входят 8-разядное АЛУ, регистр результата — аккумулятор (А), 8-разрядные буферные регистры (БР1 и БР2), регистр признаков (флагов) РФ и схема двоично-десятичной коррекции (СДК). В выполнении арифметических и поразрядных логических операций совместно с АЛУ принимают участие аккумулятор и буферные регистры. Признаки результата указанных операций фиксируются в регистре признаков, содержащем флаги нуля Z, знака S, переноса C, паритета Р и вспомогательного (межтетрадного) переноса АС.

Наряду с операциями над 8-разрядными двоичными числами, МП допускает выполнение арифметической операции сложения над операндами в формате двоично-десятичных чисел. В этом формате байт содержит две десятичные цифры, представленные двоичным кодом с весами разрядов 8421. При выполнении сложения чисел в двоично-десятичном коде на двоичном сумматоре в общем случае получается результат, не соответствующий двоично-десятичному представлению. Коррекция результата осуществляется с помощью схемы СДК.

Блок регистров предназначен для приема, хранения и выдачи различной информации, используемой в выполнении команд. В состав этого блока входят шесть 16‑битовых регистра: три пары 8-разрядных регистров общего назначения, счетчик команд РС, указатель стека SP и регистр временного хранения W-Z. Для выполнения операций инкремента/декремента содержимого регистров блок регистров дополнен схемой инкремента/декремента СИД. Шесть регистров общего назначения B, C, D, E, H, L, наряду с их непосредственным использованием в 8‑разрядных операциях, могут объединяться в регистровые пары BС, DЕ, HL. В командах регистровые пары обозначаются по имени старшего регистра в паре B, D, H. Они могут хранить 16-битные операнды или использоваться в качестве указателей памяти.

16-разрядный регистр РА предназначен для запоминания адреса операнда при обращении к памяти на время машинного цикла. Выход регистр РА соединен с буферным регистром адреса БА.

Счетчик команд РС хранит адрес текущей ячейки программной памяти. После выбора очередного байта любой команды содержимое РС увеличивается на единицу.

Указатель стека SP адресует вершину стека. В микропроцессорных системах с МП КР580ВМ80А стек моделируется в оперативной памяти. В этих МП содержимое SP увеличивается при выборке данных из стека и уменьшается при загрузке данных в стек, при этом обмен данными между МП и стеком осуществляется 16‑разрядными словами путем последовательной передачи по шине старшего и младшего байтов слова.

Программно недоступный регистр W-Z используется для временного хранения второго и третьего байтов многобайтных команд.

Блок управления МП содержит регистр команд РК, дешифратор команд (ДшК) и схемы синхронизации и управления (БСУ). С помощью этого блока обеспечивается формирование сигналов, настраивающих операционный блок на выполнение операций, определяемых кодом команды, и сигналов, осуществляющих внешние обмены между МП и внешними устройствами (ВУ). Обмены информацией между внутренними блоками микропроцессора выполняются по 8-разрядной внутренней шине данных (ВШД). Внешние обмены информацией между МП и ВУ осуществляются по системной шине, объединяющей линии данных, адреса и управления. Каждый внешний обмен реализуются в течение одного машинного цикла. Протокол обмена информацией по системной шине включает правила организации последовательностей сигналов, обеспечивающих правильную передачу информации между компонентами микропроцессорной системы. Сигналы системной шины, формируемые МП КР580ВМ80А показаны на рис. 2.1.

Шина данных объединяет 8 двунаправленных тристабильных линий D7-0. По этой шине осуществляется обмен любой информацией в системе: по ней передаются команды, операнды, результаты операций, вводимые и выводимые данные. Направление передачи определяется сигналами DBIN и WR, которые генерирует МП в каждом машинном цикле.

Однонаправленная шина адреса А15-0 предназначена для передачи адресной информации из МП в память и в устройства ввода/вывода (УВВ). Адресуемое пространство памяти, определяемое разрядностью шины адреса, составляет 64 Кбайт. Адресуемое пространство устройств ввода/вывода составляет 256 устройств ввода и 256 устройств вывода. При обращении к УВВ 8-разрядный адрес порта дублируется на линиях шины адреса. Он одновременно выдается на линии А15-8 и А7-0. Порты УВВ можно подключать как к линиям А7-0, так и к линиям А15-8. Такое решение обеспечивает возможность выравнивания нагрузки на линиях шины адреса.

Шина управления состоит из десяти линий, по которым передаются управляющие сигналы, определяющие характер и порядок функционирования компонентов микропроцессорной системы. Сигналы управления имеют следующее назначение.

Входной сигнал сброса RESET инициализирует счетчик команд РС нулевым значением, определяя начало выполнения программы с команды, размещенной в нулевой ячейке памяти.

Входной сигнал готовности READY, формируемый внешними устройствами при их готовности к обмену, позволяет организовать асинхронный обмен данными. Неактивный сигнал READY приостанавливает обмен данными по шине. С помощью этого сигнала внешние устройства управляют скоростью обмена информацией с МП.

Выходной сигнал ожидания WAIT формируется микропроцессором, когда его работа приостановлена.

Выходные сигналы DBIN и WR определяют направление передачи по шине данных относительно микропроцессора. Сигнал DBIN формируется при передаче данных из внешнего устройства в микропроцессор, а сигнал WR — при обменах, в которых информация передается от микропроцессора во внешнее устройство.

Входной сигнал запроса прерывания INT формируется периферийным устройством (ПУ) при его готовности к обмену информацией по прерыванию. Реагируя на этот сигнал, МП прерывает выполнение текущей программы, временно запоминает ее состояние, выполняет программу обработки запроса (осуществляет обмен данными с устройством), после чего восстанавливает прежнее состояние прерванной программы и продолжает ее выполнение.

Выходной сигнал разрешения прерываний INTE разрешает или запрещает обслуживание запросов прерываний от периферийных устройств. Сигнал INTE формируется внутренним триггером разрешения прерывания. Этот триггер управляется программно. Команда EI разрешает прерывания, команда DI — запрещает.

Входной сигнал запроса прямого доступа к памяти HOLD информирует МП о необходимости обмена данными между быстродействующим ПУ и памятью без участия МП. Реагируя на этот сигнал, МП приостанавливает выполнение текущей программы, переводит буферные регистры шин адреса и данных в состояние высокого сопротивления (отключается от шин) и формирует выходной сигнал HLDA, разрешающий ПУ, инициирующему прямой доступ к памяти, распоряжаться системной шиной.

Выходной сигнал синхронизации SYNC идентифицирует начало каждого машинного цикла, в течение которого осуществляется обмен информацией между МП и внешним устройством.

Ограниченное число выводов корпуса БИС МП не позволяло непосредственно передавать на выводы микросхемы все необходимые сигналы управления и состояния, определяющие работу МП при выполнении команд. Для передачи дополнительной информации о предстоящем цикле обмена в первом такте каждого машинного цикла МП выдает на шину данных так называемый байт состояния. Байт состояния, стробируемый сигналом SYNC, записывается во внешний буферный регистр системного контроллера. Отдельные биты байта состояния являются управляющими сигналами. Используя эти сигналы и выходные сигналы микропроцессора WR и DBIN, системный контроллер формирует сигналы «Чтение» и «Запись» отдельно для памяти и отдельно для периферийных устройств ввода/вывода. При реализации всего списка команд используется 10 видов машинных циклов: Типы машинных циклов и соответствующие им сигналы байта состояния приведены в прил. 2.