Основы микропроцессорной техники

Раздел 3

Содержание

3.1 СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ... 5

Рисунок 3.1 – Классическая структура вычислительной системы.. 5

Рисунок 3.2 – Магистральная структура вычислительной системы.. 5

Рисунок 3.3 – Упрощенная структура блока микропрограммного управления 6

3.2 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ... 7

Рисунок 3.4 – Типовая структурная схема МПС.. 7

Рисунок 3.5 – Мультиплексирование шины адреса/данных. 7

Рисунок 3.6 – Структура простого микропроцессора. 8

Рисунок 3.7 – Структурная схема блока дешифрации команд и формирования 9

Рисунок 3.8 – Циклы и такты МП (а) и пример размещения команды в памяти 9

Рисунок 3.9 – Временные диаграммы цикла чтения МП.. 10

Рисунок 3.10 – Аппаратная реализация пересылки байта вектора прерывания при выполнении операции рестра RST. 11

Рисунок 3.11 – Условное представление линейной организации памяти для 16-разрядной шины адреса. 11

Рисунок 3.12 – Форматы команд простого микропроцессора. 12

Таблица 3.1 – Система команд простого микропроцессора. 12

Таблица 3.2 – Адреса регистров и регистровых пар микропроцессора. 17

Таблица 3.3 – Коды условий для команд управления. 18

Рисунок 3.13 – Формат регистра флажков. 18

Рисунок 3.14 – Схемы, поясняющие выполнение сдвигов микропроцессором. 18

3.3 ПРОГРАММИРОВАНИЕ МИКРОПРОЦЕССОРОВ.. 19

Рисунок 3.15 – Схема алгоритма инвертирования содержимого ячейки памяти 19

Таблица 3.4 – Программа инвертирования содержимого ЯП на языке Ассемблер при использовании прямой адресации. 19

Таблица 3.5 – Программа инвертирования содержимого ЯП на языке Ассемблер при использовании косвенной адресации. 19

Рисунок 3.16 – Схема алгоритма циклической программы суммирования однобайтных чисел. 20

Таблица 3.6 – Циклическая программа суммирования однобайтных чисел

на языке Ассемблер. 21

Таблица 3.7 – Программа суммирования массива однобайтных чисел на языке

Ассемблер, содержащая подпрограмму. 22

3.4 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОКОНТРОЛЛЕРОВ.. 23

Рисунок 3.17 – Общая структурная схема ядра и периферийных модулей микроконтроллера семейства dsPIC33F. 23

Рисунок 3.18 – Структурная схема DSP-процессора. 24

Рисунок 3.19 – Программная модель микроконтроллера семейства dsPIC33F 25

Рисунок 3.20 – Карта памяти программ МК dsPIC33F. 26

Рисунок 3.21 – Карта памяти данных МК dsPIC33. 27

Рисунок 3.22 – Структурная схема системы тактирования МК dsPIC33F. 28

Рисунок 3.23 – Структурная схема линии параллельного порта, объединенной с выводами периферийных функций. 29

Рисунок 3.24 – Структурная схема модуля Timer1. 29

Рисунок 3.25 – Структурная схема модуля захвата МК семейства dsPIC33F. 30

Рисунок 3.26 – Структурная схема модуля сравнения выхода. 30

Рисунок 3.27 – Структурная схема модуля аналого-цифрового преобразования МК dsPIC33fj32mc204. 31

Таблица 3.8 – Символы используемые в системе команд микроконтроллеров dsPIC33F. 32

Таблица 3.9 – Система команд микроконтроллеров dsPIC33F. 34

3.5 ПРОГРАММИРОВАНИЕ МИКРОКОНТРОЛЛЕРОВ.. 40

Таблица 3.10 – Синтаксис числовых значений. 40

Рисунок 3.28 – Схема алгоритма к примеру 3.24. 41

Рисунок 3.25 – Обобщенная схема процесса конструирования программы.. 42

Рисунок 3.26 – Создание файла библиотеки. 42

3.6 ОРГАНИЗАЦИЯ ПАМЯТИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ... 43

Рисунок 3.31 – Типичные сигналы ЗУ.. 43

Рисунок 3.33 – Структура ОЗУ типа 2D.. 44

Рисунок 3.34 – Структура постоянного ЗУ типа 3D с одноразрядной (а) и многоразрядной организациями (б) 45

Рисунок 3.35 – Структура ЗУ типа 2DM для ROM.. 47

Рисунок 3.36 – Структура ЗУ типа 2DM для RAM.. 48

Рисунок 3.37 – Структура Кэш-памяти. 48

Рисунок 3.38 – Структура полностью ассоциативной Кэш-памяти. 49

Рисунок 3.39 – Принципиальная электрическая схема ЗЭ на КМОП-транзисторах 49

Рисунок 3.40 – Схема подключения резервного источника питания к накопителю ЗУ.. 50

Рисунок 3.41 – Принципиальная схема ЗЭ динамического ОЗУ.. 50

Рисунок 3.42 – Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б) 51

Рисунок 3.43 – Матрица диодных запоминающих элементов масочного ПЗУ.. 51

Рисунок 3.44 – Запоминающие элементы с плавкими перемычками (а) и диодными парами (б) 52

Рисунок 3.45 – Структуры транзисторов типов МНОП (а) и ЛИЗМОП с двойным затвором (б) 52

Рисунок 3.46 – Схема подключения ЛИЗМОП-транзисторов с двойным затвором к линиям выборки и считывания в РПЗУ.. 52

Рисунок 3.47 – Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ. 53

3.7 ИНТЕРФЕЙСНЫЕ БИС/ СБИС.. 54

Рисунок 3.48 – Шинный формирователь КР580ВА86. Схема логическая (а) и временные диаграммы работы (б) 54

Рисунок 3.49 – Буферный регистр КР580ИР82. Схема логическая (а) и временные диаграммы работы (б) 56

Таблица 3.11 – Адресация внутренних регистров ППА и направление передач

информации. 58

Рисунок 3.50 – Параллельный периферийный адаптер. Схема электрическая структурная. 59

Рисунок 3.51 – Формат управляющего слова УС1 ППА.. 60

Рисунок 3.52 – Формат управляющего слова УС2 ППА.. 60